常用通信接口技术处理

1、常用通信接口技术处理1 与串并行转换器相连的光电器件 在高速光纤通信系统中，传输的数据流需要进行格式转换， 即在光纤传输时的串行格式及在电子处理时的并行格式之间转 换。串行器一一解串器（一般被称作串并行转换器）就是用来实现 这种转换的。 串并行转换器与光电传感器间的接口通常为高速串 行数据流， 利用一种编码方案实现不同信令， 这样可从数据恢复 嵌入时钟。根据所支持的通信标准，该串行流可在1.25Gb/s（千 兆以太网 ）、2.488Gbs（OC-48STM-16）、9.953Gbs （OC-192 /STM-64）或10.3Gb/s（10千兆以太网）条件下传输。2 串并行转换器至成帧器接口在S

2、onet/SDH的世界中，光纤中的数据传输往往采用帧的 形式。每帧包括附加信息 （ 用于同步、误差监视、保护切换等 ） 和有效载荷数据。传输设备必须在输出数据中加入帧的附加信 息，接收设备则必须从帧中提取有效载荷数据， 并用帧的附加信 息进行系统管理。这些操作都会在成帧器中完成。由于成帧器需要实现某些复杂的数字逻辑， 因而决定了串并 行转换器与成帧器间所用的接口技术，采用标准 CMO工艺制造 的高集成度IC。目前的CMO工艺不能支持10Gb/s串行数据流， 因此串并行转换器与成帧器问需要并行接口。 目前最流行的选择 是由光网络互联论坛 （Optical Intemetworking Forum

3、） 开发的 SPI-4。该接口使用两个速度达 622Mb/s的16位并行数据流（每 个方向一个）。SFI-4与目前很多新型接口一样，使用源同步时 钟，即时钟信号与数据信号共同由传输器件传输。 源同步时钟可 显著降低时钟信号与数据信号间的偏移， 但它不能完全消除不匹 配PCB线路长度引起的偏移效应。16个数据信号和时钟信号均 使用IEEE-1593.6标准LVDS信令。该接口仅需在串并行转换器 与成帧器问来回传输数据， 距离较短， 因此无须具备复杂的流控 制或误差检测功能。以太网中也存在类似接口。在 10千兆以太网PHY的物理编 码子层（PCS）与物理介质连接（PMA）层之间，IEEE-802.

4、3ae规范 提供了一种被称作 XSBI的接口。这种10千兆16位接口在每个 方向都具有 16位并行数据流及源同步时钟。数据和时钟均使用 IEEE-1593.6标准LVDS信令。数据通道使用64b/66h编码方案， 其时钟频率为 644MHz。该10千兆以太网规范使用串行接口连接MAC介质访问控制）层和PHY物理）层。这个被称作XAUI的接口，也被称为10千兆 连接单元接口， 这是一种使用四通道的串行接口， 每个通道传输 2.5Gb/s有效载荷数据。8b/ 10b编码使每个通道比特率高达 3.125Gb/s。该接口一般用于连接 MAC和包含PHY及光器件的独 立模块。根据儿家制造商的多源协议开发

5、的Xenpak光模块使用XAUI接口。后文还将提到 XAUI也用于系统背板。3 成帧器与网络处理器及其他元件间的接口成帧器与网络处理器间传输的数据可代表很多不同的数据流。Sonet/SDH帧中包含的附加数据表明数据有效载荷中每个 数据流的位置， 该信息需要在成帧器与网络处理器及相关器件间 传输，如分类引擎和流量管理器。此外，网络处理器和相关器件 还实现各种复杂的任务， 如数据包传向交换芯片的时序安排， 管 理数据包内容以确保没有非法数据进入网络。 以及测量带宽以便 特定应用或用户享有优先权。 由于这些任务很复杂， 因此需要在 成帧器与网络处理器间实施流控制方案。成帧器、网络处理器与相关器件间通

6、常使用的接口包括Utopia 接口、POS-PHY接口、SPI 接口和 Flexbus 接口。每个接 口的后缀为level x，其级别表明标称数据速率。Level2即指每 个方向的数据速率为 622Mbs， Level3 为 2.488Gbs， level 4 为 9.953Gb/s, Levd 5 为 39.8Gb/s。因此 POS-PHY Level 4 的标称带宽为 9.953Gbs。 Utopia 接口是为包含固定长度 ATM 单元的数据流而设计的。POS-PH接口 （Sonet 物理层上的包）由 PMC-Sierra 和 Saturn 开发，很多特性与 U-topia 接口相同，有一

7、项改进功能值得注意， 即POS-PHY能满足不同长度数据包的需要，而Utopia只适用于固定单元长度。这表明 POS-PH濮口是为无须ATM层。即可在 Sonet/SDH 传输层上直接传输长度变化的 IP 包的应用而设计的， 因此被称作 Sonet 上的数据包。Flexbus接口由AMC（开发，可处理So net传输层上的变长度IP包。AMC啲Flexbus Level 4 已获光网络互联论坛采纳， 作为 SPI Level 4 Phase l（ 一般缩写为 SPI-4.1） ，并已经作为 业界标准规范发布。该规范在每个方向上提供 64 位并行点至点 数据通道，它使用HSTLclass 1 I

8、 /0,源同步时钟频率为200MHz 还提供四分之一速率接口和 16 位并行数据通道。P0S-PHYLevel 4也已经被光网络互联论坛采纳， 命名为 SPI Level 4 Phase 2f 通常缩写为 SPI-4.2） 。该接口具有采用 IEEE-1593.6标准LVDS的16位并行数据通道，源同步双数据速 率时钟频率最小为 311MHz。 SPI-4.2 的许多应用则使用频率更 高的时钟， 因为该接口除了传输数据有效载荷外， 还传送包标签 和路由信息。因此，设计者常常采用 SPI-4.2 ，每个信号对的数 据速率高达840Mb/s，每个方向的累计带宽可达 13.4Gb/s。尽管 SPI-

9、4.2 是为 Sonet 上数据包而开发， 它已被通信业的 其他应用所采纳。 作为能支持多数据流而且每个数据流中都具有 流控制的灵活接口，它可用作 10千兆以太网的有效接口，还可 用于存储区域网络（SAN）。目前市场上有各种采用 SPI-4.2接口 的新产品，还有一些产品正在开发之中。除了So neVSDH成帧器和网络处理器，还包括TCP卸载引擎（TOE）和10千兆以太网MAC4 网络处理器与交换架构间的接口网络处理器与相关器件及交换架构间的接口有两种类型： 一 类为不需要在背板传输数据的接口， 另一类为需要在背板传输数 据的接口。对于第一种接口， 位于同一块电路板的网络处理器芯片组和 交换架

10、构间的接口可用 CSIX Level l 接口实现。该接口采用 CSIX Level 1 包格式，包括为交换架构提供路由指令的报头，以及用 于误差检测及纠正的报尾，还包括数据载荷本身。控制 CSIX 规 范的网络处理器论坛将进一步完善该规范，增加从一个NPU芯片组通过交换芯片传至另一个 NPL芯片的额外指令。这将成为CSIX Level2 规范的最主要推进力。该规范还定义了每个方向中使用 至多128个HSTL 类I /O的电气互连，其源同步时钟频率高达 250MHz。 CSIX Level 1 协议与 CSIX Level l 电气规范无关，无 论NPU芯片组和交换架构间的经由背板的通信采用何

11、种电气标 准，仍可使用 CSIX Level l 协议。对于第二种接口，即NPL芯片组与交换架构间需要在通过背 板通信，仍然可以使用 CSIX Level l 协议，但这种电气接口并 不合适。信号将穿过连接器，从端口卡到达系统背板，经过数英 寸到达另一个连接器， 然后进入交换卡。 有诸多原因使得越来越 多的设计者选择具有嵌入式时钟的串行接口来实现这些连接。 首 先，申行接口可最大限度地减少电路板与背板连接器的引脚数， 从而可减小插拔力及对操作系统中电路板的可能损害。 其二， 在 信号中嵌入时钟和数据的串行接口可完全避免时钟偏移问题。 时 钟偏移是PCB中数英寸长的并口所面临的主要问题。其三，串行