《数字逻辑系统设计》(电子信息工程本科)课程教学大纲(2011年2月修订)

1、数字逻辑系统设计课程教学大纲一、数字逻辑系统设计课程说明（一）课程代码：11133049（二）课程英文名称：Digital Logic System Design（三）开课对象：电子信息工程（本科）（四）课程性质：数字逻辑系统设计是电子信息学科的一门专业教育课。本课程的目的在于运用硬件描述语言建模、仿真和综合技术设计高性能数字信号处理电路。先修课程：电路、模拟电子技术、数字电子技术、电工电子学（五）教学目的： 本课程阐述数字系统设计方法和PLD应用技术，目的是引导学生从功能电路设计转向系统设计；由传统的通用集成电路应用转向可编程逻辑器件的应用；从硬件设计转向硬件软件高度渗透的设计，从

2、而拓宽数字技术知识面,提高设计能力。（六）教学内容：本课程讲述VHDL语言、数字逻辑电路设计基础以及CPLD可编程逻辑器件应用基础，通过本课程的学习学生可以掌握用VHDL语言作为工具，设计数字逻辑电路，并在CPLD可编程逻辑器件上实现自己的设计。本课程开设的基本出发点是让学生掌握VHDL语言，用VHDL语言作为设计工具，完成数字系统以及CPLD的应用设计。（七）学时数、学分数及学时数具体分配学时数：68-92 学时分数： 5 学分学时数具体分配：教 学 内 容讲授实验/实践合 计第一章概述202第二章 PLD硬件特性与编程技术404第三章 VHDL基础8-144-812-22第四章 Quart

3、usII使用方法4-626第五章VHDL状态机426第六章VHDL语句10-1212-1822-30第七章VHDL结构8-1408-10第八章DSP Builder设计初步404第九章DSP Builder设计深入202期中考试及试题讲解0-400-4总复习202 合 计48-6820-3068-98（八）教学方式 以多媒体教学手段为主要形式的课堂教学。（九）考核方式和成绩记载说明考核方式为考试。严格考核学生出勤情况，达到学籍管理规定的旷课量取消考试资格。综合成绩根据平时成绩和期末成绩评定，平时成绩占20% ，实验成绩占20%，期末成绩占60% 。二、讲授大纲与各章的基本要求第一章 概述教学要

4、点：本章要达到的目的主要是让学生了解EDA技术的发展概况、实现目标及发展趋势，了解VHDL硬件描述语言、VHDL综合及VHDL自顶向下的设计方法。教学时数：2 学时教学内容：1.1 电子设计自动化技术及其发展 1.2 电子设计自动化应用对象 1.3 VHDL 1.4 EDA的优势 1.5 面向FPGA的开发流程 1.6 Quartusc概述 1.7 IP核 1.8 EDA技术的发展趋势  考核要求：1.1 电子设计自动化技术及其发展 （了解）1.2 电子设计自动化应用对象 （了解）1.3 VHDL （了解）1.4 EDA的优势 （了解）1.5 面向FPGA的开发流程 （领会）1.6

5、Quartusc概述 （领会）1.7 IP核 （了解）1.8 EDA技术的发展趋势（了解）第二章 PLD硬件特性与编程技术教学要点：本章要达到的目的主要是让学生简单了解FPGA/CPLD产品，FPGA/CPLD的结构与工作原理，FPGA/CPLD的编程与配置。教学时数： 4 学时教学内容：2.1 PLD概述2.2 低密度PLD可编程原理2.3 CPLD的结构与可编程原理2.4 FPGA的结构与工作原理 2.5 硬件测试技术2.6 FPGACPLD产品概述2.7 编程与配置  考核要求：2.1 PLD概述（了解）2.2 低密度PLD可编程原理（了解）2.3 CPLD的结构与可编程原理（

6、领会）2.4 FPGA的结构与工作原理 （领会）2.5 硬件测试技术（了解）2.6 FPGACPLD产品概述（了解）2.7 编程与配置（了解）第三章 VHDL基础教学要点：本章要达到的目的主要是让学生掌握VHDL语句基本结构、语句表达、语句规则和语法特点，了解VHDL语言设计组合电路、时序电路的一般规律和设计方法。教学时数：8-14学时教学内容： 3.1 VHDL基本语法3.2 时序电路描述3.3 全加器的VHDL描述3.4 计数器设计3.5 一般计数器的VHDL设计方法3.6 数据对象 3.7 IF语句概述3.8 进程语句归纳3.9 并行赋值语句概述3.10 双向和三态电路信号赋值 3.11

7、 仿真延时考核要求：3.1 VHDL基本语法（应用）3.2 时序电路描述（应用）3.3 全加器的VHDL描述（应用）3.4 计数器设计（应用）3.5 一般计数器的VHDL设计方法（应用）3.6 数据对象 （应用）3.7 IF语句概述（应用）3.8 进程语句归纳（应用）3.9 并行赋值语句概述（应用）3.10 双向和三态电路信号赋值 （应用）3.11 仿真延时（领会）第四章Quartusc使用方法教学要点：本章要达到的目的主要是通过具体实例让学生掌握原理图、VHDL程序输入设计方法，学会FPGA/CPLD环境开发软件QuartuscII的基本设计流程、测试工具的使用方法、LPM模块的使用方法以及

8、原理图设计方法等。教学时数：4-6 学时教学内容：4.1 Quartusc设计流程4.2 嵌入式逻辑分析仪4.3 编辑SignalTapc的触发信号 4.4 LPM_ROM宏模块应用 4.5 In-System Memory content editor应用4.6 LPMcRAMFIFO的定制与应用4.7 LPM嵌入式锁相环调用4.8 IP核NCO使用方法4.9 原理图设计方法 4.10 流水线乘法器的混合输入设计实验系统组成介绍 考核要求：4.1 Quartusc设计流程（应用）4.2 嵌入式逻辑分析仪（应用）4.3 编辑SignalTapc的触发信号 （应用）4.4 LPM_RO

9、M宏模块应用 （应用）4.5 In-System Memory content editor应用（应用）4.6 LPMcRAMFIFO的定制与应用（应用）4.7 LPM嵌入式锁相环调用（应用）4.8 IP核NCO使用方法（应用）4.9 原理图设计方法 （应用）4.10 流水线乘法器的混合输入设计（应用）实验系统组成介绍 （应用）第五章 VHDL状态机教学要点：本章要达到的目的主要是让学生初步掌握用VHDL语言设计不同类型有限状态机的方法，掌握如优化、毛刺信号的克服及编码方式等方面的问题的处理方法。教学时数：4 学时教学内容：5.1 状态机设计相关语句5.2 Moore状态机 5.3

10、Mealy状态机 5.4 状态编码 5.5 非法状态处理 考核要求：5.1 状态机设计相关语句（应用）5.2 Moore状态机 （应用）5.3 Mealy状态机 （应用）5.4 状态编码 （了解）5.5 非法状态处理（应用）第六章 VHDL语句教学要点：本章要达到的目的主要是让学生掌握VHDL顺序语句、并行语句及其用法。 教学时数：10-12学时教学内容：6.1 顺序语句 6.1.1 赋值语句6.1.2 IF语句6.1.3 CASE语句6.1.4 LOOP语句6.1.5 NEXT语句6.1.6 EXIT语句6.1.7 WAIT语句6.1.8 RETURN语句6.1.9 空操作语句6.

11、2 并行语句 6.2.1 并行信号赋值语句6.2.2 实体说明语句6.2.3 参数传递说明语句6.2.4参数传递映射语句6.2.5 端口说明语句6.2.6 块语句结构6.2.7 元件例化语句6.2.8 生成语句6.2.9 REPORT语句6.2.10 断言语句6.3 发生描述与定义语句6.4 直接数字合成器设计6.4.1 DDS原理6.4.2 DDS设计实例6.4.3 基于DDS的移相信号发生器设计6.5 等精度频率相位计设计 考核要求：6.1 顺序语句 6.1.1 赋值语句（应用）6.1.2 IF语句（应用）6.1.3 CASE语句（应用）6.1.4 LOOP语句（应用）6.1.5

12、 NEXT语句（应用）6.1.6 EXIT语句（应用）6.1.7 WAIT语句（应用）6.1.8 RETURN语句（应用）6.1.9 空操作语句（应用）6.2 并行语句6.2.1 并行信号赋值语句（应用）6.2.2 实体说明语句（应用）6.2.3 参数传递说明语句（应用）6.2.4参数传递映射语句（应用）6.2.5 端口说明语句（应用）6.2.6 块语句结构（应用）6.2.7 元件例化语句（应用）6.2.8 生成语句（应用）6.2.9 REPORT语句（应用）6.2.10 断言语句（应用）6.3 发生描述与定义语句（应用）6.4 直接数字合成器设计（领会）6.4.1 DDS原理（领会）6.4.

13、2 DDS设计实例（领会）6.4.3 基于DDS的移相信号发生器设计（领会）6.5 等精度频率相位计设计（领会）第七章 VHDL结构教学要点： 本章要达到的目的主要是让学生掌握VHDL结构、文字规则、数据类型、库、程序包、子程序、操作符等概念与用法。教学时数：8-14学时教学内容：7.1 VHDL实体 7.2 VHDL结构体7.3 VHDL子程序7.3.1 VHDL函数7.3.2 VHDL重载函数7.3.3 VHDL转换函数7.3.4 VHDL决断函数7.3.5 VHDL过程7.3.6 VHDL重载过程7.3.7 子程序调用语句7.3.8 并行过程调用语句7.4 VHDL库7.5 VHDL程序

14、包7.6 VHDL配置 7.7 VHDL文字规则7.8 VHDL数据类型7.9 VHDL操作符7.10 VGA彩条信号显示控制器设计 7.11 VGA图像显示控制器设计 考核要求：7.1 VHDL实体 7.2 VHDL结构体7.3 VHDL子程序7.3.1 VHDL函数7.3.2 VHDL重载函数7.3.3 VHDL转换函数7.3.4 VHDL决断函数7.3.5 VHDL过程7.3.6 VHDL重载过程7.3.7 子程序调用语句7.3.8 并行过程调用语句7.4 VHDL库7.5 VHDL程序包7.6 VHDL配置 7.7 VHDL文字规则7.8 VHDL数据类型7.9 VHDL操作

15、符7.10 VGA彩条信号显示控制器设计 7.11 VGA图像显示控制器设计第八章 DSPcBuilder设计初步教学要点：本章要达到的目的主要是让学生掌握MATLAB、DSP Builder和QuaruusII。 实现正弦信号发生器、DDS模块、FSK调制器、正交信号发生器、数控移相信号发生器、幅度调制信号发生器、数字编码与译码等算法类的系统设计。教学时数：4 学时教学内容：8.1 MATLABDSPcBuilder及其设计流程8.2 正弦信号发生器设计8.3 DSPcBuilder层次化设计8.4 基于DSPcBuilder的DDS设计8.5 数字编码与译码器设计 8.6 硬件环HIL仿真

16、设计 8.7 DSPcBuilder的状态机设计   考核要求： 8.1 MATLABDSPcBuilder及其设计流程（应用）8.2 正弦信号发生器设计（领会）8.3 DSPcBuilder层次化设计（应用）8.4 基于DSPcBuilder的DDS设计（领会）8.5 数字编码与译码器设计 （领会）8.6 硬件环HIL仿真设计 （应用）8.7 DSPcBuilder的状态机设计 （应用）第九章 DSPcBuilder设计深入教学要点：通过本章学习使学生掌握应用MATALB/DSP Builder实现一些DSP及数字通信领域中实用模块的设计方法及基于MATALB/DSP Builder平台的IP核的应用。教学时数：2 学时教学内容：9.1 FIR数字滤波器设计9.2 VHDL模块插入仿真与设计 9.3 正交幅度调制与解调模型设计9.4 NCOcIP核应用9.5 基于IP的数字编译码器设计  考核要求：9.1 FIR数字滤波器设计（应用）9.2 VHDL模块插入仿真与设计 （应用）9.3 正交幅度调制与解调模型设计（应用）9.4 NCOcIP核应用（应用）9.5 基于IP的数字编译码器设计 （应用）三、推荐教材和参考书