半导体物理版图设计

1、兰州交通大学集成电路版图设计 题 目 集成电路版图设计 学 院 电子与信息工程学院 班 级 电子科学与技术1202班 姓 名 汪逸钦 学 号 201210706 指导教师 汪再兴 2015 年 7 月 5 日至 7 月 12 日 共 1 周目 录一 实验目的二 实验原理 1.CMOS 2.CMOS与非门三 实验过程 1.CMOS 2.CMOS与非门四 实验结果 1.CMOS 2.CMOS与非门五 实验总结一、实验目的1、通过本次实验，熟悉L-EDIT软件的特点，并掌握使用L-EDIT软件的流程和设计方法。2、了解集成电路工艺的制作流程，简单集成器件的工艺步骤，集成器件区域的层次关系，与此同时进

2、一步了解集成电路版图设计的准则以及各个图层的设计含义和设计规则。3、掌握数字电路的基本单元的CMOS的版图画法，并利用CMOS的版图设计简单的门电路，然后对其进行基本的DRC检查。4、利用CMOS版图，掌握基本与非门电路的设计。二、实验原理1.CMOS，全称Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块硅片上。该技术通常用于生产RAM和交换应用系统，在计算机领域里通常指保存计算机基本启动信息（如日期、时间、启动设置

3、等）的RAM芯片。CMOS由PMOS管和NMOS管共同构成，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截至，比线性的三极管（BJT）效率要高得多，因此功耗很低。2.在图2.2所示电路中，uA、uB只要有一个为低电平0V，TN1、TN2中就总有一个截止，TP1、TP2中就总有一个导通，因此uY一定为高电平10V；只有当uA、uB同时为高电平10V时，TN1、TN2才会都导通，TP1、TP2才会都截止，uY才会为低电平0V。综上所述，可得如表2.2所示电平关系表。如果用A、B、Y分别表示uA、uB、uY，且采用正逻辑，则可得如表2.2所示

4、真值表。由表2.2可得 Y=A B。可见图3.23（a）所示电路实现了与非运算，是与非门电路。 图 2.2 表 2.2 与非门逻辑真值表3、 实验过程 1.COMS PMOS的设计：按照 N Well 层、P Select 层、Active 层、Ploy 层、Mental1 层、Activecontact 层的流程编辑 PMOS 组件。 其中， N Well 层宽为 24 个格点、 高为 15 个格点，P Select层宽为 18 个格点、高为 10 个格点，Active 层宽为 14 个格点、高为 5 个格点，Ploy 层宽为2 个格点、高为 20 个格点，Mental1 层宽为 4 个格点

5、、高为 4 个格点，Active contact 层宽为2 个格点、高为 2 个格点。在设计各个图层时，一定要配合设计规则检查（DRC），参照设计规则反复修改对象。这样才可以高效的设计出符合规则的版图。利用 L-Edit 观察截面的功能来观察该布局图设计出的组件的制作流程与结果，单击命令行上的 Cross-Selection 按钮打开 Generate Cross-Section 对话框，在 Process definition file文本框中输入.SamplesSPRexample1lights.xst 文件，之后单击 Pick 按钮，在编辑画面选则要观察的位置，单击OK即可。PMOS 组

6、件的编辑结果以及截面观察图如图所示。 NMOS的设计：按照 N Select层、Active层、Ploy层、Mental1层、Active contact层的流程编辑NMOS组件。其中，N Select 层宽为18个格点、高为9个格点，Active层宽为14个格点、高为5个格点，Ploy层宽为2个格点、高为9个格点，Mental1层宽为4个格点、高为4个格点，Active contact层宽为2个格点、高为2个格点。同样，利用L-Edit观察截面的功能来观察该布局图设计出的组件的制作流程与结果。NMOS组件的编辑结果及截面观察如图所示。 PMOS 基板节点组件Basecontactp 的设计：

7、按照 N Well 层、N Select 层、Active 层、Mental1 层、Active contact 层的流程编辑 PMOS 基板节点组件。其中，N Well 层宽为 15 个格点、高为 15 个格点，N Select 层宽为 9 个格点、高为 9 个格点，Active 层宽为 5 个格点、高为 5 个格点， Mental1 层宽为 4 个格点、高为 4 个格点，Active contact 层宽为 2 个格点、高为 2 个格点。利用 L-Edit 观察截面的功能来观察该布局图设计出的组件的制作流程与结果。结果如图所示。 NMOS 基板接触点组件 Basecontactn 的设计：

8、按照 P Select 层、Active 层、Mental1层、Active contact 层的流程编辑 NMOS 基板接触点组件。其中，P Select 层宽为 9 个格点、高为 9 个格点，Active 层宽为 5 个格点、高为 5 个格点，Mental1 层宽为 4 个格点、高为 4个格点，Active contact 层宽为 2 个格点、高为 2 个格点。利用 L-Edit 观察截面的功能来观察该布局图设计出的组件的制作流程与结果。结果如图所示。 引用 Basecontactn、Basecontactp、nmos、pmos 组件，连接闸极 Ploy 和汲极 Mental1，经 DRC

9、 检查无错误。图连接闸极和汲极。 绘制电源线，标注 Vdd 和 GND 节点，连接电源与接触点，分别将PMOS 的左接触点与 Basecontactp 组件的接触点用 Mental1 层和 Vdd 电源相接， 及将 NMOS的左接触点与 Basecontactn 组件接触点用 Mental1 层和 GND 电源相接。经 DRC 检查无错误。结果如图所示。 加入输入节点和输出节点：在编辑窗口的空白处按照 Poly 层、Mental1 层、Mental2 层、Poly Contact 层、Via 层的顺序绘制、各个图层。其中，Poly 层宽为 5 个格点、高为 5 个格点， Mental1 层宽为

10、 9.5 个格点、高为4 个格点，Mental1 层宽为 5 个格点、高为 5 个格点，Mental2 层宽为 5 个格点、高为 5 个格点，Poly Contact 层宽为 2 个格点、高为 2 个格点，Via 层宽为 2 个格点、高为 2 个格点。配合 DRC 检查无误后，可将此输入端口群组起来，即选中输入端口部分，再选择Draw->Group 命令，在弹出的对话框的 Group Cell name 中输入名字如“portA” ，即可与当前文件中新增加一个 portA 组件。按照 Mental1 层、Mental2 层和 Via 层的顺序绘制个个图层，其中 Mental1 层、Men

11、tal2 层宽高均为 4 个格点和 Via 层宽高均为 2 个格点。同样的方法将输出端口群组为端口OUT。组件 版图如图所示。加入输入输出端口后的最终的反相器版图及输入输出端口处的图层如图所示。2.CMOS与非门 使用L-Edit绘制的CMOS与非门电路如图。各MOS管的设计过程如CMOS设计过程。由于反相器的 pmos 和 nmos 的闸极是连通的，故可以直接以 Ploy 图层将 pmos 与 nmos 的 Ploy 相连接，而且它们的汲极也是连通的，故可以用Mental1 相连接。又由于反相器需要有 Vdd 和 GND 电源，所以需要绘制以 Mental1 来表示的电源线。为了便于电源的区

12、分与表示，可以采用标注节点的方法将上下两个电源区别开来， 即在命令工具条中单击插入节点按钮， 再回到编辑窗口在电源部分拖曳选中，之后在弹出的对话框的 Port name 文本框中输入节点名称。为了使电源加载到反相器上，必须将电源和接触点连接。4、 实验结果CMOS CMOS实现的与非门5、 实验总结 1.我觉的这次作业对我们来说是一个挑战，特别是L-Edit版图设计的应用。在我看来，这是一个相当专业的软件。对我们来说，使用它并不是很困难，但是要熟练掌握那是一件很不容易的事情。因为有关它的使用教程比较复杂，根据PPT的指示一一进行设计制作，虽然很麻烦步骤很多很辛苦，但很值得，因为只有拥有目标，才会拥有动力。 2.在使用L-Edit软件的过程中碰到了很多问题，经常出现DRC检查出现ERROR的情况，大多数情况都是对于图层边界之间的的距离把握出现问题以及对于规则的不了解。之后参照PPT经过仔细的检查和修