摘要：本文通过分析FIR数字滤波器分布... - 程序员联

1、摘要：本文通过分析FIR数字滤波器分布式算法，用FPGA 实现有符号FIR数字滤波器。与传统方法相比，用FPGA实现数字信号处理有很大的优势，这得益于FPGA的并行处理能力。本文介绍的分布式算法大大提高了FIR滤波器的速度，并通过ispLEVER予以实现，并做了功能仿真，时序仿真。关键词：FPGA；FIR；分布式算法；DSP1 引言在数字信号处理的某些方面，比如前端数字信号处理的运算（如：FIR滤波，CORDIC算法或者FFT等等）。FPGA 正在逐渐取代ASIC 和 PDSP。数字滤波器也正在迅速的代替传统的由R，L，C元件和运算放大器组成的模块滤波器，并且日益成为DSP的一种主要处理环节。

2、2 分布式算法的基础分布式算法（distributed arithmetic,DA）是一项重要的FPGA技术，广泛应用在计算乘积和之中 。 (1)当使用传统的算法单元完成一个滤波周期时，大约需要N个MAC循环，当使用FPGA时，这就是一个简单问题了。在许多DSP的应用领域中，在技术上是不需要通用的乘法算法的。如滤波器的系数cn可以通过演义得到，那么在技术上部分乘积项cnxn就变成了一个常数乘法（也就是缩放）,是DA 设计的先决条件。有符号DA系统假设变量xn的表达式如下：(2) 而内积y可以表示为：(3)联立（2）和（3）得到输出y如下：(4)下面来研究一下由（1）式中N=3的三阶内积，假设给

3、定的数据是N=4位二进制补码形式的，系数分别是c0=-2, c1=3, c2=1, 相应的LUT表如下： 表一X b2X b1 X b0f(ck,xn)00010+3020=000110+3021=201010+3120=301110+3121=110011+3020=110111+3021=111011+3120=411111+3121=2xk的值是x0=1, x1=-3, x2=7 。采样下标k下的输出，也就是y,其定义如下：表二步骤tX t2X t1X t0Ft*2t + yt-1=yt0111220+0=21110121+2=42100422+4 =20X t2X t1X t0Ft*2

4、t + yt-1=yt3010323+20 =4数值校验结果是：c0x0+c1x1+c2x2= 21+3(3)+17=43 DA 结构的FIR具体设计方法如上节所讲的那样，我们总是计算具体位b在一个步骤中通过所有系数的乘积和。这种计算只需要一个小表和一个附带移位器的累加器即可。为了使DA的速度优势发挥到最佳，这里采用开式环。输入采用逐次采样（每次一个字），位并行的形式。 在这种情况下，对于输入的每一位都需要配置相应单独的表。且表的规模不固定（输入位宽等于滤波器抽头的数量），表的内容是相同的。分布式算法FIR滤波器的结构框图为：图1 分布式算法FIR 滤波器的并行实现结构框图DA FIR数字滤波

5、器的VHDL程序如下：FIR 的顶层程序：library IEEE;entity dapara isport(clk : in STD_LOGIC;x_in : in STD_LOGIC_VECTOR(3 downto 0);y : out integer range -64 to 63);end dapara;architecture behave of dapara iscomponent stabport(table_in : in STD_LOGIC_VECTOR(2 downto 0);table_out : out integer range -2 to 4);end compon

6、ent ;signal x0,x1,x2,x3:std_logic_vector(2 downto 0);signal y0,y1,y2,y3:integer range -2 to 4; signal s0:integer range -6 to 12; signal s1:integer range -10 to 8;signal t0,t1,t2,t3:integer range -2 to 4;beginprocessbeginwait until clk=1;x0(2)=x_in(0);x1(2)=x_in(1);x2(2)=x_in(2);x3(2)=x_in(3);for i i

7、n 0 to 1 loopx0(i)=x0(i+1);x1(i)=x1(i+1);x2(i)=x2(i+1);x3(i)=x3(i+1);end loop;t0=y0;t1=y1;t2=y2;t3=y3;s0=t0+2*t1;s1=t2-2*t3; yx0,table_out=y0);lc_tab2:stab port map(table_in=x1,table_out=y1);lc_tab3:stab port map(table_in=x2,table_out=y2);lc_tab4:stab port map(table_in=x3,table_out=y3);end behave; DA 查找表的程序：library IEEE;entity stab isport(table_in : in STD_LOGIC_VECTOR(2 downto 0);table_out : out integer range -2 to 4);end stab;architecture behave of stab isbeginprocess(table_in)begincase table_in iswhen