基于FPGA的四阶IIR数字滤波器

1、基于FPGA的四阶IIR数字滤波器       摘要：采用FPGA实现四阶IIR数字滤波器，通过两个二阶节级联构成数字椭圆低通滤波器。通带内波纹小于0.1dB，阻带衰减大于32dB。    常用的数字滤波器有数字滤波器和数字滤波器。数字滤波器具有精确的线性相位特性，在信号处理方面应用极为广泛，而且可以采用事先设计调试好的数字滤波器 来完成设计，例如公司提供的针对系列可编程器件的，但是需要向公司购买或申请试用版。另外，对于相同的设计指标，滤波器所要求的阶数比滤波器高倍，成本较高，而且信号的延迟也较大。滤波器

2、所要求的阶数不仅比滤波器低，而且可以利用模拟滤波器的设计成果，设计工作量相对较小，采用实现的滤波器同样具有多种优越性。滤波器主要有巴特沃斯滤波器、切比雪夫滤波器和椭圆滤波器几种。给出了以上三种滤波器实现同样性能指标所需的阶数及阻带衰减的比较，如表所示。表1 三种滤波器的性能比较                原  型         &#

3、160;  阶  数            阻带衰减/dB                    巴特沃斯            

4、6            15                    切比雪夫I型            4    &#

5、160;       25                    椭圆函数            3         &

6、#160;  27              由表可见，椭圆滤波器给出的设计阶数比前两种低，而且频率特性较好，过渡带较窄，但是椭圆滤波器在通带上的非线性相位响应最明显。本系统选用椭圆函数滤波器进行设计。 原理分析数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统，它的设计步骤为：首先根据实际需要确定其性能指标，再求得系统函数（），最后采用有限精度算法实现。根据需要，本系统的设计指标为：模拟信号采样频率为，每周期最少采样点，即模拟信号的

7、通带边缘频率为，阻带边缘频率，通带波动不大于（通带误差不大于），阻带衰减不小于。换算为数字域指标为：，。系统函数（）的计算采用软件比较方便，其中有两个现成的函数可以使用：（，）函数用来计算数字椭圆滤波器的阶次和截止频率，而（，）函数可以求得直接型椭圆滤波器的各个系数。通过调用以上两个函数计算得到的系统函数（）为：这是一个四阶系统，计算出该系统的频率响应如图所示，可见满足设计要求。如果采用直接型结构实现，需用的乘法器和延迟单元相对较多，而且分子和分母的系数相差较大，需要较多的二进制位数才能实现相应的精度要求。如果采用二阶节级联实现，一来各基本节的零点、极点可以很方便地单独进行调整，二来可以降低对

8、二进制数位数的要求。给出了一个直接型结构转为级联型结构的文件，利用该函数求得系统函数的级联表达形式为：（）（）×（）（0.11-0.1041z -1+0.11z -2）/(1-1.58z -1+0.6469z -2)×(0.2464-0.426z -1+0.2464z -2)/(1-1.7753z -1+0.892z -2)由上式可以看出，每个二阶节的分子、分母系数差异减少了。值得注意的是，在分配二阶节的增益时，要保证每个节不会发生运算溢出，可以先用软件分析计算来合理安排各节的增益。经过计算，本文采用第一级分配.，第二级分配.,可以保证在要求的输入范围，没有数据溢出发生。

9、系统实现将第一个二阶节的系统函数表示为差分方程:()()()()()()().()().().()可以看出，一个二阶节的实现需要五次乘法运算、四次加法运算（采用二进制补码将减法运算变为加法运算）。两个二阶节共需要十次乘法运算。虽然现在已有上千万门的产品可供选用，但是一般应用时全部采用硬件阵列乘法器毕竟不太合适，而如果采用串行乘法器进行分时复用，其工作速度也不太理想。本文采用一个折中的方法实现，即乘加单元（）的乘法器采用阵列乘法器，而不使用串行乘法器，以提高运算速度。需要注意的是，的库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出。

10、每个二阶节完成一次运算共需要个时钟周期，而且需采用各自独立的实现两级流水线结构，即每个数据经过两个二阶节输出只需要个时钟周期。 系统原理框图系统原理框图如图所示，模拟信号经过转换为的二进制数后，送入四阶低通滤波器，处理后输出位二进制数送得到双极性的模拟电压输出。图3 四阶IIR滤波器的顶层原理图    顶层模块顶层模块如图所示。主要由一个时序控制模块、两个二阶节模块（和）构成。模块设计为位二进制补码输入，最高位为补码符号位，次高位用于防止运算时的溢出。可见该模块实际可以输入位二进制补码数，但的输出数据为位，输入到模块时，将和引脚均接地，即输入为正极性电压。输入端为

11、异步清零端，高电平有效。当输入时钟为时，模块产生一个频率为的输出时钟提供给。输出数据为位二进制补码。和模块构成级联结构。 和模块、模块主要由两个模块构成，一个是数据移位模块，在时钟作用下将差分方程的各、值延迟一个时钟；另一个模块是补码乘加单元，用语言编写，两个乘数先取补后再进行阵列乘法，在时钟控制下完成一次乘加运算，乘积取补后输出，共需要个时钟。差分方程的各系数如表所示，采用位定点纯小数补码表示。表2 二阶差分方程的系数系  数 a0 a1 a2 b0 b1 IIR1 01CH 3E6H 01CH 194H 35BH IIR2 03FH 393H 03FH 1C6H 31CH 另