税控收款机主控芯片的SOC设计论文

1、税控收款机主控芯片的SOC设计论文    导读：本论文是一篇关于税控收款机主控芯片的SOC设计的优秀论文范文,对正在写有关于制约论文的写作者有一定的参考和指导作用,论文片段：，片选信号线（CHIPENABLE）有7根，用于连接不同的外部存储器件。2.4 以太网接口以太网接口是一块固化在芯片内部的“EPSONFASTETHERNETMAC”IP，这块IP可以作为MASTER进行以太网的DMA传输，同时支持HB总线上的地址增长连续传输模式，它支持IEEE802.3帧中继传输模式，可选择采用全双工或半双工的工作模式。2.5 PB总线上的摘要

2、：本文主要阐述一种新型税控收款机中主控芯片的设计过程，这种新型的税控收款有着打印发票、联网报税等一系列强大的功能。主控芯片是采用0.18微米制造工艺的32位精简指令集高性能MCU，最大工作频率可以达到133MHz，内部采用AMBA总线架构，集成了多种外围接口的驱动模块，具有强大的功能。关键词：税控收款机 芯片1、税控收款机总体网络结构和功能税控收款机必须是一个可以和外界通过网络进行信息交互的平台，系统网络结构通过电子信息服务平台，由IC卡申报平台、电话语音平台、网络平台、安全认证平台以及相应的电子报税软件系统组成，即统一构建以市局为主的税务和银行网关，实现多种安全认证方式、涉税信息的转发，实现

3、税银实时通信等功能。税收征收数据在税务机关的内部网上进行传递，同时在征收信息处理点设数据处理前置机，实现征收处理点数据的自动处理与传递，如下图。收款机网络拓扑图2、主控芯片的结构和功能设计2.1 主控芯片内部结构概述主控芯片的名称是S1C33E02，它是一款采用0.18微米工艺制造的精简指令集32位微制约器，具有高速，低功耗的优点，这款微制约器是专门为新型税控收款机项目而设计的，芯片内部集成了多种外设的驱动电路，芯片的CPU核是采用EPSON最新的S1C33PECORE，具有强大的数据处理能力。2.2 芯片内部结构在S1C33E02中有三个MASTER模块，分别是CORESIC33PE；以太网

4、接口EHTC和DMA制约器。SLAVE模块则有很多，DPU通过地址映射将这些SLAVE挂在系统的不同区域，如SDRAM制约器；SRAM制约器；LCD制约器，USBON-THE-GO模块等等。S1C33PECORE是S1C33E02的核心，CORE主要由运算器和制约器组成，承担运算和处理中断请求的任务，CORE在构成上采用了0.18微米的混和模拟低功耗CMOS技术，有2级流水线结构和4个指令集，总共有128条指令，指令长度固定为16位。核可以有高速和低速两种不同的时钟输入，高速晶振为48MHz，低速晶振为32.768KHz，核内部还内置了锁相环（PLL）倍频电路，可以使系统的时钟频率最大达到66

5、MHz。此外，核内部还有一套调试电路，可供用户通过单片机在线仿真器对系统进行仿真和调试。2.3 SRAM制约器SRAM制约器（SRAMC）挂在系统的高速总线（HB）上，是系统与主要外存（SRAM、ROM以及FLASHROM）之间的接口，与外存相连接的地址线有23根，可以达到8M的地址映射空间；数据线有8或16根可以选择，片选信号线（CHIPENABLE）有7根，用于连接不同的外部存储器件。2.4 以太网接口以太网接口是一块固化在芯片内部的“EPSONFASTETHERNETMAC”IP，这块IP可以作为MASTER进行以太网的DMA传输，同时支持HB总线上的地址增长连续传输模式，它支持IEEE

6、802.3帧中继传输模式，可选择采用全双工或半双工的工作模式。2.5 PB总线上的模块根据S1C33E02地址映射区域的分配（CPU把外设映射到不同的地址空间），PB上的模块主要被分配在两个区域：第一区和第六区。其中第六区还特别用来供用户进行功能扩展用。2.6 分频器PSC用来产生芯片内部8位/16位定时/计数器所需的时钟信号，同时它也产生内部A/D转换器所需的时钟信号。PSC的时钟信号直接由SIC33PE内部的锁相环电路（PLL）产生。2.7 中断制约器使用中断制约器不仅可以制约外部税控收款机主控芯片的SOC设计相关范文由写论文的好帮手提供,转载请保留网址.和内部中断，还可以触发IDMA。I

7、TC可制约的中断种类很多，包括5个DMA中断、内部输入/输出中断18个、16位定时计数器中断20个、8位定时计数器中断6个、先进先出串口发出的中断12个、A/D转换器中断和实时时钟中断。2.8 定时/计数器以及PWM制约器这个模块主要包括6个通道的8位定时/计数器（内置脉冲宽度调制PWM模块）；10个通道的16位定时/计数器（同样内置PWM），16位定时/计数器内还带有16位数/模转换器。此外还有一个看门狗定时器。2.9 串口(带一个先进先出的缓存)芯片内有4个通道的串口，支持同步和异步模式和红外传输模式，并且每个串行通道都带有一个先进先出的缓冲器。串口工作所需要的串行时钟可以由8位定时/计数

8、器产生。2.10 通用输入输出接口S1C33E02中有多个GPIO口供用户使用，但是大多数通用接口的引脚都是和别的功能复用的，最大的接口引脚数为68个。2.11 卡接口S1C33E02中支持多个卡的使用，主要为几种通用的PC卡，像PC卡、CF卡或SMARTMEDIA卡等等，不同卡接口的支持与否由FIRMWARE决定，在卡接口中还集成了具有硬件和软件纠错功能的电路。2.12 时钟管理模块所有第一区模块的时钟信号供给与否全都由CMU来制约。如果CMU被关闭的话，所有第一区的模块都将停止工作。2.13 USB芯片内部还集成了具有USB2.0功能的USB制约器，此外还加入了USBON-THE-GO功能

9、（既能作为USB的HOST又能作为USB的PERIPHERAL）。支持制约传输、块传输以及中断传输，支持USB高速传输模式（12Mbps）。在USB制约器内部还集成了2KB可编程的FIFO用于断点传输，两个通用DMA端口用于8位或者16位的DMA传输，在功耗方面，通过制约时钟的方式始功耗大大减少。2.14 扩展型串口S1C33E02内有4个串口，每个串口都支持同步/异步和红外传输，每个串口带一个FIFO缓存，可以通过内置的12位可编程定时器产生串口工作所需要的时钟，串口工作符合ISO7816标准。2.15 调制解调器制约器制约器可以利用普通串口或增强型串口来制约外部的调制解调器，利用芯片内置的

10、软件程序进行流量制约。2.16 增强型通用输入/输出口主要是给66个普通的输入/输出口增加额外的功能，通过PB总线给通用端口增加复用功能。2.17 扩展中断制约器为各种不同的外部电路重新分配中断资源，根据不同的需要，以中断解码的方式由FIRMWARE来对这个模块进行编程。2.18 时钟模块是F42RTC的嵌入式的宏，包含了时间计数器（秒、分钟、小时）和日期计数器（天、星期、月、年），计数器用BCD码进行读写操作，时间有24小时/12小时两种选择，可以由设定的时间产生中断，这个模块的供电是单独的，不会因系统掉电而停止工作。2.19 接口有两个通道的SPI接口，可以设定为MASTER或SLAVE模式，支持1到16位数据的传输，数据传输的时序可通过SPI寄存器进行选择，并且在数据传输的空隙可以任意插入延迟，并且可以通过寄存器的状态产生中断。2.20 DCSIO这个端口共有两个通道，每个都可进行输入/输出操作，每个通道都带有一个可变方向的移位寄存器，通道内有一个方向探测器，探测到数据传输的方向后驱动状态机以不同的方式进行运转。2.21 扩展时钟管理器这个模块功能十分强大，可以制约系统的复位信号（RESET）和不可屏蔽中断信号，选择系统时钟的来源；制约晶振电路的开/关；制约PLL的倍频倍数以及外围电路时钟的分频系数。3、结语规划了整个税控收款机系统的芯片，通过