基于VHDL可编程m序列发生器的研制

1、基于VHDL可编程m序列发生器的研制             基于VHDL可编程m序列发生器的研制 赵林军 (陕西理工学院 电子与信息工程系陕西 汉中723003) 摘要：提出一种可实现周期/初相位编程控制的m序列发生器逻辑 电路的设计方案。给出了VHDL与CPLD的实现方案。程序经编译、仿真、测试后，可以实现设 计要求。该器件在MCS51的控制下，实现m序列的周期、初相位的编程变化。关键词：m序列发生器；VHDL；逻辑电路；CPLD Research and Develop

2、ment of Programmable mSequence Generat or Based on VHDL ZHAO Linjun (Department of Electronic & Information Engineering, Shaanxi Un iversity of Technology, Hanzhong，723003,China) Abstract：The article introduces one of msequence genera tors, which developed basing on VHDL language and can been pr

3、ogrammable on perio ds from 22-1 to 232-1We explicated making principle and  working course, furthermore, gave the hardwire circuit of the implement that ha s greatly practical and referential valueKeywords：msequence generator；VHDL；logical circuit;CPm序列广泛应用于数字基带信号进行加扰，改善数字序列的位定时质量与帧同步和自适 应时域均衡性

4、能，同时也是构造平衡GOLD码的基础。目前，m序列产生电路的实现方法 主要有3种：（1）门电路实现该方法设计简单，但随移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大。（2）DSP编程实现该方法专业性过强，不适合一般用户。（3）VHDL与CPLD实现由于CPLD的高集成度，而且VHDL语言编程较为方便，故可以大大减少电路的装调的困难。文章提出VHDL语言实现m序列电路是周期、初相位可编程变化的，其应用较为灵活，通 过微处理器对其进行适当的初始化，即可产生用户所需周期、初相位的m序列输出。 1设计思想m序列的周期、相位可通过微处理器进行控制，因此，该器件中包含控制字单元、译码 单元与多

5、周期m序列产生单元。其逻辑电路结构如图1所示。控制字单元的00h单元控制序列周期，其值的变化范围在04h1Fh之间，以实现m序列的 周期p2412321之间的编程变化。01h05h这4个单元用于控制序列的 初相位。智能控制器通过外三总线对该器件中的这6个字节初始化，电路即可输出所需周期、初相位 的m序列。 2多周期m序列生成单元的电路设计m序列发生器一般由线性反馈移位寄存器组成，他的反馈多项式为本原多项式。实现移 位寄存器的长与反馈式的编程选择，即可实现对m序列的控制。如图2所示电路，该电路 可以实现序列周期p221241的变化输出。其中en是周期控制字00h单元经译 码后的输出值；LRN与p

6、rn完成序列的初相位控制。PRN由01h05h存储单元的32 b数据给定 。d_in为用户串行数据输入端。正常使用时，首先CLRN0，图2中所有的D触发器为零状 态，然后在CLRN与PRN联合作用下，置序列的初相位；最后由en控制序列的周期。于是，就 可以实现m序列的周期、初相位的控制。显然，按照图2所示的电路结构，可以将其扩展 到32级线性移位寄存器电路，相应的en，prn也跟随增加，即可实现我们最初的设计思想。d _off(i)为特征反馈。例如，控制字单元的00h单元初始化为04H，经译码后，en(4)=0,en(i)=1,i4的其余值，即可产生周期p241的m序列电路；控制字单元的01H

7、05H初始 化为FEFFFFFFH，则m序列的初相位为0001B。依次类推，即可产生周期与初相位均可编 程控制的m序列电路。 3VHDL语言实现对图2所示的类似电路进行VHDL语言描述，同时，在程序中增加必要的存储单元设计，即可 实现设计思想。图2所示的电路，在采用VHDL语言描述时，采用结构描述方式较为合适。可 编程m序列发生器的程序设计如下：4仿真与测试程序在maxplus与synplify 7.0环境下调试通过。图3是电路输出周期p15CLK ，初相位是0001B的m序列仿真结果（由于控制初相位的高位无效）；图4为周期p 255CLK，初相位为01h的m序列仿真结果。实现选用FLEX10

8、KA系列中的EPF10K10ATC-100-1。  5结语本方案实现的可编程m序列发生器电路应用灵活、方便，工作稳定。由于采用VH DL语言与FPGA芯片完成设计，因而，可随FPGA芯片技术的发展，实现更高速率、更大变化范 围的可控m序列发生器的设计。普通用户将不再在该伪随机序列电路的设计、装调上花 费较大的精力与时间。设计中存在的问题： （1） 程序编译时，应选取合适的器件，否则，仿真不能得到正确的伪随机序列输出。在设 计时，当选取的器件为max7000s时，逻辑仿真时，该电路无法正确实现32sram（0）1 9的序列输出。 （2） 系统仿真时，设计的CLK周期应与器件的时延相适应，否则也不能正确输出。 参考文献 1张卫杰，吴琼之.新一代CPLD及其应用J.电子技术应用，2003，29(7 )：63662王小军.VHDL简明教程M.北京：清华大学出版社，1997 3Stefan Sjo