电子系统设计

1、电子系统设计实验报告目 录实验一数据动态扫描电路的设计1实验二 数字秒表的设计6实验三 SOBEL算法滤波器的设计13实验一 数据动态扫描电路的设计一、实验目的与任务1实验目的：（1）熟悉Quantus II/（MAX+plus II+Synplify）软件的基本使用； （2）学习EDA实验开发系统（SZ-EDA实验开发系统）的基本使用；（3）熟悉VHDL的综合应用设计。2实验任务：用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式在共阴数码管上同时显示出来，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。二

2、、实验基本原理图1-1 系统参考原理框图用VHDL设计一个4位二进制并行半加器并用动态扫描的方式在共阴数码管上同时显示有关数据的系统参考原理框图如图1-1所示，包括四个模块：四位二进制并行加法模块ADD，动态显示数据和数码管公共端选择控制模块MUX，对四位BCD码进行显示译码的模块YMQ，产生MUX控制信息的模块CNT8。其中ADD模块用于完成四位二进制并行加法运算，MUX模块用于在不同的时刻选择需动态显示数据和输出对应的数码管公共端控制信息， YMQ则是对需要显示的四位BCD码进行显示译码产生数码管各段的显示驱动信息，CNT8则是产生进行显示数据选择的控制信号和选择动态信息显示数码管的公共端

3、的控制信号。 三、实验仪器设备与工具软件 1PC机（要求内存在256M以上）。2 EDA实验开发系统（SZ-EDA实验开发系统，拟采用的实验芯片的型号可为EP1K30-TQF144）。3 Quartus II/ （MAX+plus II+Synplify）软件。四、实验内容用VHDL设计一个4位二进制并行半加器，要求将被加数、加数和加法运算和用动态扫描的方式在共阴数码管上同时显示出，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。具体要求为：系统体系结构的设计，主要功能电路的设计，各种VHDL源程序的设计，系统的逻辑综合与适配，系统的调试验证（

4、包括程序调试、有关仿真及分析、硬件验证等）。五、实验步骤1系统体系结构及主要功能电路的设计。2各种VHDL源程序的设计。3源程序的编辑和编译。4逻辑综合和逻辑适配（含器件的选择和管脚的锁定）。5系统主要模块仿真和系统总体仿真以及有关结果分析。6目标器件的编程/下载。7硬件验证和有关结果分析六、实验报告VHDL源程序：-adder4.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4 IS PORT(addr:IN STD_LOGIC_VECTOR(7 DOWNTO 0

5、); CLK:IN STD_LOGIC; AIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); BIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); COM:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY adder4;ARCHITECTURE ART OF adder4 IS SIGNAL AA, BB,SINT: STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL CNT:STD_LOGIC_VECTOR(2 D

6、OWNTO 0); SIGNAL sumo,sumi:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL SUM0,SUM1,BCD:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -进行运算前的准备及加法运算 AA<='0'&AIN; BB<='0'&BIN; SINT<=AA+BB; SUM0<=SINT(3 DOWNTO 0); -运算结果的仿真观测输出 SUM1<="000"&SINT(4); -运算结果的仿真观测输出-产生动态扫描显示

7、的控制信号 PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN IF CNT="111" THEN CNT<="000" ELSE CNT<=CNT+'1' END IF ; END IF; END PROCESS; COM<=CNT;PROCESS(CNT,SINT) BEGIN -显示数据的选择,对应显示数码管公共端的选通,低电平有效 CASE CNT IS WHEN "000" => BCD<=AIN(3 DOWN

8、TO 0); -COM<="11111110" WHEN "010" => BCD<=BIN(3 DOWNTO 0); -COM<="11111101" WHEN "100" => BCD<=SINT(3 DOWNTO 0);-COM<="1111011" WHEN "101" => BCD<="000"&SINT(4); -COM<="1110111" WHEN OT

9、HERS=>BCD<="0000" -COM<="1111111" END CASE;-将BCD码转换成数码管的8段驱动信息,高电平有效 CASE BCD IS WHEN "0000" => SEG<="00111111" -0 WHEN "0001" => SEG<="00000110" -1 WHEN "0010" => SEG<="01011011" -2 WHEN "

10、;0011" => SEG<="01001111" -3 WHEN "0100" => SEG<="01100110" -4 WHEN "0101" => SEG<="01101101" -5 WHEN "0110" => SEG<="01111101" -6 WHEN "0111" => SEG<="00000111" -7 WHEN "

11、;1000" => SEG<="01111111" -8 WHEN "1001" => SEG<="01101111" -9 WHEN "1010" => SEG<="01110111" -A WHEN "1011" => SEG<="01111100" -b WHEN "1100" => SEG<="00111001" -C WHEN "

12、;1101" => SEG<="01011110" -d WHEN "1110" => SEG<="01111001" -E WHEN "1111" => SEG<="01110001" -F WHEN OTHERS => SEG<="00000000" END CASE ; END PROCESS;END ARCHITECTURE ART;2实际进行硬件验证的管脚锁定：3系统逻辑综合的结果4系统主要模块仿真和系统总体

13、仿真的结果D-01011110，E01111001D+E=1B011111005硬件验证步骤：第一步：在程序总综合完成后，点击工具栏中如下图中箭头所指的按钮，进入下一步。第二步：进入后，首先确定芯片型号、下载文件格式、下载模式以及下载端口时候满足自己的要求。若满足，点击start按钮，进行下载。各个部分如下图中箭头所示。第三步：下载完成后，即如下图中箭头所示的进度条达到100%时，便可以在硬件上仿真自己的设计。第四步：观察仿真结果：本实验的仿真结果如下图图（四）所示：图（四） 4位并行加法器的仿真结果仿真中，输入的加数为“1111”，十六进制显示应为“F”，被加数为“1111”，十六进制显示应

14、为“F”，计算结果应为“11110”，十六进制显示出来应为“1E”。综合图上结果，可知仿真基本成功。实验二 数字秒表的设计一、实验目的与任务1实验目的：（1）熟悉Quantus II/ （MAX+plus II+Synplify）软件的基本使用； （2）学习EDA实验开发系统（SZ-EDA实验开发系统）的基本使用；（3）熟悉VHDL的综合应用设计的编程和调试方法。2实验任务：设计并调试好一个计时范围为0.01秒1小时的数字秒表，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。二、实验基本原理 计时范围为0.01秒1小时的数字秒表的VHDL设计的

15、系统原理框图如图2-1图2-1 数字秒表的系统原理框图所示，包括8个模块：1个分频电路CLKGEN，5个10进制计数器CNT10，1个6进制计数器CNT6，1个动态数据扫描显示电路DTXMXS。其中分频电路CLKGEN用于将输入的时钟信号（比如10MHZ）进行分频产生频率为100HZ、周期为0.01S的基准时钟信号，10进制计数器CNT10和6进制计数器CNT6用于进行计数，动态数据扫描显示电路DTXMXS用于将各种计数结果进行动态扫描显示的控制。三、实验仪器设备与工具软件1PC机（要求内存在256M以上）。2 EDA实验开发系统（SZ-EDA实验开发系统，拟采用的实验芯片的型号可为EP1K3

16、0-TQF144）。3 Quartus II/ （MAX+plus II+Synplify）软件。四、实验内容设计并调试好一个计时范围为0.01秒1小时的数字秒表，并用SZ-EDA实验开发系统（拟采用的实验芯片的型号可为EP1K30-TQF144）进行硬件验证。具体要求为：系统体系结构的设计，主要功能电路的设计，各种VHDL源程序的设计，系统的逻辑综合与适配，系统的调试验证（包括程序调试、有关仿真及分析、硬件验证等）。五、实验步骤1系统体系结构及主要功能电路的设计。2各种VHDL源程序的设计。3源程序的编辑和编译。4逻辑综合和逻辑适配（含器件的选择和管脚的锁定）。5系统主要模块仿真和系统总体仿

17、真以及有关结果分析。6目标器件的编程/下载。7硬件验证和有关结果分析。六、实验报告1VHDL程序清单。-shuzimiaobiao.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mb_com is port(ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0); -硬件地址锁定 clk1,clk2,clr,ena:in std_logic; - -钟和数码管扫描时钟 com:out std_logic_vector(2 downto 0); seg:out

18、 std_logic_vector(7 downto 0);end mb_com;architecture bhv of mb_com is signal mg,ms,fg,fs,shi: std_logic_vector(3 downto 0);-分别定义秒表秒，分，时的个十位 signal c1,c2: std_logic_vector(3 downto 0);-定义0.00的小数点后两位 signal newclk:std_logic; signal cnt:std_logic_vector(2 downto 0); signal bcd:std_logic_vector(3 downt

19、o 0); constant fpcs:integer:=500000; begin FP:process(clk1,clr) variable js:integer range 0 to 499999; begin if (clr='1') then js:=0;newclk<='0' elsif (rising_edge(clk1) then if(js<fpcs/2) then newclk<='1'js:=js+1; elsif(js<(fpcs-1) then newclk<='0'js:=

20、js+1; else js:=0; end if; end if; end process fp; miaobiao:process(newclk) begin if(clr='1') then -清零 shi<="0000" fs<="0000" fg<="0000" ms<="0000" mg<="0000" c1<="0000" c2<="0000" elsif (ena='1'

21、;) then if(rising_edge(newclk) then -计时 if(c1="1001" ) then c1<="0000" if(c2="1001") then c2<="0000" if(mg="1001") then mg<="0000" if(ms="0101") then ms<="0000" if(fg="1001") then fg<="0000&

22、quot; if(fs="0101") then fs<="0000" if(shi<"0001") then shi<=shi+'1' else shi<="0000" end if; else fs<=fs+'1' end if; else fg<=fg+'1' end if; else ms<=ms+'1' end if; else mg<=mg+'1' end if; else c

23、2<=c2+'1' end if; else c1<=c1+'1' end if; end if; end if; end process miaobiao; process(clk2) begin if clk2'event and clk2='1' then if cnt="111" then cnt<="000" else cnt<=cnt+'1' end if; end if; end process; COM<=CNT; -译码 LED:pro

24、cess(cnt) begin case cnt is when"000"=> bcd<=c1(3 downto 0); when"001"=> bcd<=c2(3 downto 0); when"010"=> bcd<=mg(3 downto 0); when"011"=> bcd<=ms(3 downto 0); when"100"=> bcd<=fg(3 downto 0); when"101"=> bc

25、d<=fs(3 downto 0); when"110"=> bcd<=shi(3 downto 0); when others=> bcd<="0000" end case; case bcd is when"0000"=> seg<="00111111" when"0001"=> seg<="00000110" when"0010"=> seg<="01011011"

26、 when"0011"=> seg<="01001111" when"0100"=> seg<="01100110" when"0101"=> seg<="01101101" when"0110"=> seg<="01111101" when"0111"=> seg<="00000111" when"1000"=>

27、; seg<="01111111" when"1001"=> seg<="01101111" when"1010"=> seg<="01110111" when"1011"=> seg<="01111100" when"1100"=> seg<="00111001" when"1101"=> seg<="01011110&

28、quot; when"1110"=> seg<="01111001" when"1111"=> seg<="01110001" when others=> seg<="00000000" end case; end process LED; end bhv;2硬件验证的管脚锁定。3.综合后的综合结果截图4主要模块仿真和系统总体仿真的结果，并进行分析说明。实验三 SOBEL算法滤波器的设计一、实验目的与任务1实验目的：（1）熟悉Quantus II/（MAX+p

29、lus II+Synplify）软件的基本使用；（2）学习使用Quantus II/MAX+plus II软件的LPM兆功能块定制方法进行设计；（3）学习数字图像算法到硬件实现的设计方法。2实验任务：Sobel算法中水平、垂直、左对角、右对角四个方向上的滤波算子分别如下：H=(Q0+2Q3+Q6)-(Q2+2Q5+Q8); V=(Q0+2Q1+Q2)-(Q6+2Q7+Q8);DR=(Q1+2Q0+Q3)-(Q5+2Q8+Q7); DL=(Q1+2Q2+Q5)-(Q3+2Q6+Q7);根据以上四个滤波算子，用LPM兆功能块定制方法完成一个能满足上述四个方向滤波需要的通用滤波器的设计。二、实验基本原理 对于SOBEL算法的各个滤波器，经变换后可得到：H=(Q0+Q3+Q3+Q6)-(Q2+Q5+Q5+Q8); V=(Q0+Q1+Q1+Q2)-(Q6+Q7+Q7+Q8);DR=(Q1+Q0+Q0+Q3)-(Q5+Q8+Q8+Q7); DL=(Q1+Q2+Q2+Q5)-(Q3+Q6+Q6+Q7);因此我们对于滤波模块FILTER的设计可采用两级并行流水方案，其内部结构如图3-1所示。图中的输入若采用QA，QB，QC，QD，QE，QF，输出采用FILTER，