七段数码管译码扫描显示实验指导书_图文

1、实验四 七段数码管译码扫描显示一、实验目的:通过对译码和串行扫描电路的设计, 理解多位数码管串行扫描输出的工作原 理以及七段数码管的译码以及串行扫描输出的设计方法。二、实验条件:1. 安装 WindowsXP 系统的 PC 机;2. 安装 QuartusII6.0 EDA软件; 过所设计的串行扫描 分别显示 “ 1” 、 “ 2” 、data_control7.0:8个分别控制数码管 显示的输入信号;led_addr7.0:对 8个数码管进行串行扫 描的输出控制信号;seg7_data6.0:驱动 7段数码管各显示段的输出信号;首先在 QuartusII 上进行功能和时序仿真,之后通过器件及其

2、端口配置下载 程序到 SOPC 开发平台中。在硬件实现中,要求:1. 用实验平台的 8个数码管输出显示 (共阴接法 , 并且用其下方的 8个按键分别 控制对应数码管的显示与否。 注:采用 I/O模式 5实现输入控制和输出显示方式。为了实现数码管的串行扫描,必须把数码管连接成串行控制输出电路, 我们可以通过 I/O板上的跳线实现此操作,如右图所示,把模式数码管右方的跳线(JP24向下连接即可。 此跳线必须下置,以实现数码管的串行扫描接法,具体电路如附录所示2. 扫描所用的时钟信号采用实验平台的 clock0时钟资源:I/O板上的 clock0时钟资源 是 0.5Hz 20MHz 。 暂留特性的要

3、求, 频 大部分时间内对准,上的跳线可以选择采 钟资源 (此两类时钟在适配板跳线置右:连接 I/O板上的 clock0;跳线置左:选择适配板上的 20MHz时钟。四、实验步骤:1. 打开 QuartusII 软件,建立一个新的工程:1 单击菜单 FileNew Project Wizard2 输入工程的路径、工程名以及顶层实体名。 3 单击 Next>按钮,出现以下窗口单击 Next>继续。 5 单击 Next>,指定第三方工具: 这里我们不指定第三方 EDA 工具,单击 Next>后结束工程建立。 2 在编辑窗口中输入 VHDL 源文件并保存,注意实体名、文件名必须和

4、建立工 程时所设定的顶层实体名相同。 (参考程序附后 3 编译工程单击 ProcessingStart Compilation开始编译,编译过程中可能会显示若干出 错消息,参考提示原因对程序进行修改直到编译完全成功为止。 3. 建立矢量波形文件1 单击 FileNew命令,在弹出的对话框中选择 Other Files页面中的 Vector Waveform File项,打开矢量波形文件编辑窗口: 2 双击窗口左边空白区域,打开 Insert Node or Bus对话框: 4 回到波形编辑窗口,对所有输入端口设置输入波形,具体可以通过左边的工 具栏, 或通过对信号单击鼠标右键的弹出式菜单中完成

5、操作, 最后保存此波形文 件。 4. 进行功能仿真1 单击 AssignmentsSettings ,在弹出对话框中做以下设置: 注:此仿真中不包含延迟信息。根据仿真结果可以修改程序以期达到实验要求。5. 进行时序仿真如果功能仿真无误,可进入时序仿真,时序仿真是增加了相关延迟的仿真, 是最接近实际情况的仿真。1 单击 AssignmentsSettings ,在弹出对话框中做以下设置: 指定仿真波形文件后 如果在时序上也没有问题,就可以进入下载工作了。6. 器件的下载1 指定器件引脚:单击 AssignmentsAssignment Editor,打开引脚分配编辑框: 如图所示, 为每一个端口

6、指定器件的引脚, 在引脚指定过程中需要参照开发 系统所给的 I/O端口映射表,通过开发平台上每个 I/O器件附近的 I/O编号,在 映射表中找到相应的引脚名,填入上图所示的对话框即可。 2 连接下载线通过 USB-blaster 下载电缆连接 PC 机和开发平台,如果首次使用下载电缆, 此时操作系统会提示安装驱动程序, 此 USB 设备的驱动处于 QuartusII 安装目录 中的 driversusb-blaster中。 3 单击 ToolProgrammer打开下载窗口:通过对话框中的 Hardware Setup按钮, 选择下载设备:USB-Blaster 。 参照上图所 示的选项,点击

7、 Start 完成下载。 注:当所有按键都使扫描信号有效时,所有数码管显示输出。 注:当扫描频率过低时 (人眼只能看到一个数码管滚动显示 的显示效果 (相机的暂 留时间比人眼长,所以拍摄效果是更多的数码管在滚动显示 。2. 开发系统 I/O管脚映射表: 引脚名称 引脚号 引脚名称 引脚号 I/O0 AB15 I/O40 C13 I/O1 AB14 I/O41 C7 I/O2 AB13 I/O42 H3 I/O3 AB12 I/O43 U3 I/O4 AA20 I/O44 P3 I/O5 AA19 I/O45 F4 I/O6 AA18 I/O46 C10 I/O7 L19 I/O47 C16 I

8、/O8 J14 I/O48 G20 I/O9 H15 I/O49 R20 I/O10 H14 PIO60 AB16 I/O11 G16 PIO61 AB17 I/O12 F15 PIO62 AB18 I/O13 F14 PIO63 AB19 I/O14 F13 PIO64 AB20 I/O15 L18 PIO65 AB7 I/O16 L17 PIO66 AB8 I/O17 K22 PIO67 AB11 I/O18 K21 PIO68 A10 I/O19 K18 PIO69 A9 I/O20 K17 PIO70 A8 I/O21 J22 PIO71 A7 I/O22 J21 PIO72 A6 I

9、/O23 J20 PIO73 A5 I/O24 J19 PIO74 A4 I/O25 J18 PIO75 A3 I/O26 E11 PIO76 AB9 I/O27 E9 PIO77 AB10 I/O28 E8 PIO78 B5 I/O29 E7 PIO79 Y10 I/O30 D11 I/O31 D9 SPEAKER Y16 I/O32 D8 CLOCK0 L1 I/O33 D7 CLOCK2 M1 I/O34 C9 CLOCK5 M22 I/O35 H7 CLOCK9 B12 I/O36 Y7 I/O37 Y13 I/O38 U20 I/O39 K20长安大学 电子与控制工程学院 电子科学与

10、技术系 3. I/O 模式 5 示意图： 8 7 6 5 4 3 2 1 扬声器 译码器 译码器 译码器 译码器 译码器 译码器 译码器 译码器 PIO19-PIO16 PIO23-PIO20 PIO27-PIO24 PIO31-PIO28 PIO35-PIO32 PIO39-PIO36 PIO43-PIO40 PIO47-PIO44 D8 PIO15 D7 PIO14 D6 PIO13 D5 PIO12 D4 PIO11 D3 PIO10 D2 PIO9 D1 PIO8 PIO7 PIO6 PIO5 PIO4 PIO3 PIO2 PIO1 PIO0 CLOCK0 CLOCK2 CLOCK5 CLOCK9 PIO15-PIO8 FPGA/CPLD 目标芯片 D16 D15 D14 D13 D12 D11 D10 D9