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文档简介
1、精选优质文档-倾情为你奉上计算机组成原理第五章作业题一、选择题1、相对于微程序控制器,硬布线控制器的特点是A.指令执行速度慢,指令功能的修改和扩展容易B.指令执行速度慢,指令功能的修改和扩展难C.指令执行速度快,指令功能的修改和扩展容易D.指令执行速度快,指令功能的修改和扩展难2、在CPU中跟踪指令后继地址的寄存器是:A.MAR B.PCC.IR D.PSW3、下列部件中不属于控制器的是:A.IR B.操作控制器C.PC D.PSW4、计算机操作的最小时间单位是:A.时钟周期 B.指令周期C.CPU周期 D.微指令周期5、存放微程序的控制存储器称为:A.高速缓冲存储器 B.控制存储器C.虚拟存
2、储器D.主存储器6、一般机器周期的时间是根据( )来规定的。A.主存中读取一个指令字的时间B.主存中读取一个数据字的时间C.主存中写入一个数据字的时间D.主存中读取一个数据字的时间7、控制器、运算器和存储器合起来一般称为():A.I/O部件B.内存储器C.外存储器D.主机二、判断题1、指令流水线中主要存在三种相关冲突:资源相关、数据相关及控制相关。2、并发性指两个或两个以上事件在同一时间间隔内发生。3、硬布线控制器的缺点:增加了到控存中读取微指令的时间,执行速度慢。4、微程序控制器的优点:规整性、灵活性、可维护性强。5、微操作是执行部件接受微命令后所进行的操作,是计算机硬件结构中最基本的操作。
3、6、微命令指控制部件通过控制线向执行部件发出的各种控制命令,是构成控制信号序列的最小单位。7、时钟周期是CPU处理操作的最大时间单位。8、微程序控制器属于存储逻辑型,以微程序解释执行机器指令,采用存储逻辑技术实现。9、地址寄存器用于存放当前执行的指令码,供进行指令译码。10、程序计数器用于存放CPU正在执行的指令的地址。11、指令寄存器用于保存当前CPU所要访问的内存单元的地址。三、填空题1、 目前的CPU包括_、_和CACHE。2、 请在括号内填入适当答案。在CPU中: (1) 保存当前正在执行的指令的寄存器是_; (2) 保存当前正要执行的指令地址的寄存器是_; (3) 算术逻辑运算结果通
4、常放在_和_。3、 微程序控制器由_、_、_三大部分组成,其中_是ROM存储器,用来存放_。4、 流水CPU中的主要问题是:_相关、_相关和_相关。5、 并行处理技术主要有三种形式:_并行、_并行和_并行。6、 微程序设计技术是利用_方法设计_的一门技术,具有规整性、_、可维护性等一系列优点。7、 微指令格式中,微指令的编码通常采用以下三种方式:_、_和_。8、 由于数据通路之间的结构关系,微操作可分为_和_两种。9、 在程序执行过程中,控制器控制计算机的运行总是处于_、分析指令和_的循环当中。10、 CPU从主存取出一条指令并执行该指令的时间叫_,它常用若干个_来表示,而后者又包含若干个_1
5、1、 CPU的四个主要功能是_、_、_和_。四、简答题1、简述什么是微指令?2、简述什么是微命令?3、简述什么是微程序控制器?4、解释机器指令和微指令的关系。五、应用题1、流水线中有三类数据相关冲突:写后读(RAW)相关;读后写(WAR)相关;写后写(WAW)相关。判断以下三组指令各存在哪种类型的数据相关。 (1) I1 LAD R1,A ; M(A)R1,M(A)是存储器单元 I2 ADD R
6、2,R1 ;(R2)+(R1)R2 (2) I3 ADD R3,R4 ;(R3)+(R4)R3 I4 MUL R4,R5 ;(R4)×(R5) R4 (3) I5 LAD R6,B ; M(B)R6,M(B)是存储器单元 I6
7、60; MUL R6,R7 ;(R6)×(R7) R62、已知某机采用微程序控制方式,其控制存储器容量为:512×48(位)。微程序可在整个控制存储器中实现转移,可控制微程序转移的条件共4个,微指令采用水平型格式,后继微指令地址采用断定方式。请问: (1)微指令中的三个字段分别应为多少位? (2)画出围绕这种微指令格式的微程序控制器逻辑框图。3、某机有8条微指令I1-I8,每条微指令所包含的微命令控制信号如下表所示。4、假设某机器有80条指令,平均每条指令由4条微指令组成,其中有一条取指微指令是所有指令公用的。已知微
8、指令长度为32位,请估算控制存储器容量。5、参见下图的数据通路,画出取数指令"LDA(R3),RO"的指令周期流程图,其含义是将(R3)为地址的主存单元的内容取至寄存器R0中,标出各微操作控制信号序列。6、参见下图的数据通路。画出存数指令"STA R1 ,(R2)"的指令周期流程图,其含义是将寄存器R1的内容传送至(R2)为地址的主存单元中。标出各微操作信号序列。7、流水线中有写后读、读后写和写后写三种数据相关冲突,试判断下面指令存在哪种类型的数据相关。 I1:ADD R1,R2,R3 ;R2+R3 -> R1 I2:SUB R4,R1,R5 ;R1-R5 -> R48、已知CPU结构如下图所示,其中包括一个累加
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