理学数字系统

1、摘要电子系统设计是电子、通信、雷达、信息、计算机、电力系统及自动化等电类专业和机电一体化等非电类专业的一门重要的专业基础课。随着电子信息的迅速发展，对其改革呼声愈来愈强烈，在这方面的研究也不断取得令人瞩目的成果。而用来设计二进制的除法器，更为重要，本设计是对二进制除法器的常规算法进行了一定上的改进。让算法的到更新的算法。会方便我们的学习、工作、生活。在以后的生活中会用到更多。让其成为高效率的数字设计。关键词：二进制 除法器 控制器ABSTRACTIt is an electron that the electronic system is designed, it is not electri

2、city a specialized important professional basic course that such electricity specialities as the communication, radar, information, computer, power system and automation,etc. and electromechanics integrate etc. With the rapid development of electronic information, stronger and stronger to its reform

3、 voice, making the achievement attracting people's attention constantly too in research in this respect. And is used for designing the divider of the binary scale, even more important, it is that a routine algorithm to the binary scale divider has carried on the improvement sure to have to origi

4、nally design. Algorithm letting the arriving of the algorithm upgrade. Will facilitate our study, work, living. Will be used more in the life afterwards. Let it become high-efficiency figure to design.   Keyword: Binary scale Divider controller 目 录摘要1前言41绪论51.1什么是数字系统51.2 数字系统的基本模型51.3 数字系

5、统与逻辑功能部件的区别61.4 数字系统设计的一般过程62确定二进制除法器的系统方案92.1 确定二进制除法器运算的算法92.2 二进制除法的运算原则92.3 二进制除法的运算算法的改进92.4 二进制除法器的流程和总体方框图103二进制除法运算的具体设计113.1寄存器113.1.1 寄存器的概念113.1.2 寄存器的工作原理113.1.3 移位寄存器123.2 二进制除法器的控制电路设计143.3 D触发器163.4 移位寄存器的设计173.5 加/减的设计如图204信号的同步化问题234.1 输入信号同步化234.2输出信号同步化24谢辞32参考文献：34前 言数字电路是存储、传送、变

6、换和处理数字信息的一类电子电路的总称，是计算机等各类数字设备赖以存在的重要基石。计算机的中的CPU、存储器和I/0接口，数字通信中的编码器、译码器、缓存器，数字电视和数码相机中的信息存储和处理单元，都广泛采用了数字电路。即使像调制解调器这类过去通常用模拟电路实现的器件，今天也越来越多地采用了数字电路来实现。可以毫不夸张地说，数字化已成为当今电子技术的发展潮流，数字电路代表了电子电路的发展方向。人们完全有理由相信，随着微电子技术和信息处理技术飞速发展，数字电子技术和数字电路将更多地渗透到人们的日常生活中。1 绪论数字系统概述1.1什么是数字系统 在数字电子技术领域内，由各种逻辑器件构成的能够实现

7、某种单一特定功能的电路称为功能部件级电路，例如前面各章介绍的加法器、比较器、译码器、数据选择器、计数器、移位寄存器、存储器等就是典型的功能部件级电路，它们只能完成加法运算、数据比较、译码、数据选择、计数、移位寄存、数据存储等单一功能。而由若干数字电路和逻辑部件构成的、能够实现数据存储、传送和处理等复杂功能的数字设备，则称为数字系统（Digital System).电子计算机就是一个典型的复杂数字系统。1.2 数字系统的基本模型按照现代数字系统设计理论，任何数字系统都可以遵照计算机结构原理，从逻辑上划分为控制子系统和数据子系统两部分。其中控制子系统又称为控制器，数据子系统又称为受控电路。数字系统

8、的基本结构模型如图1所示，核心虚线框内）包括控制器电路和受控电路。图1数字系统的基本结构模型 （1）受控电路一般是由若干功能部件按一定方式相互连接而成，是数字系统中数据传送、存储和处理的单元。它从控制器接收控制信号，并把鼻堤过程中产生的状态信号反馈给控制器，在控制电路的信号控制下可以完成各科操作，如计数运算、逻辑运算等。 （2）控制器是一个时序电路，是控制系统内各部分协同工作的电路，它根据外部输入信号以及受控电路送来的反映当前状态的内部应答信号，产生对受控电路的控制信号以及系统对外界的输出信号，使整个系统同步协调、有条不紊地工作，确保数字系统能完成预期的任务。 （3）存储器电路用来存储数据和各

9、种控制信息，以供控制器调用。存储器和数字系统的核心部件之间通过传输线相互连接。传输信息、处理信息和存储信息都要花费时间。当信息被传送到核心部件且被处理时，存储器则保存并源源不断地供给信息，而计算的结果又被送回到存储器。在数字系统中，这种活动是周期性的。 （4）输入、输出接口则主要用于系统和外界信息。数字系统既然是交互式的，就必须从外部环境接收信息。并将处理的结果信息供给外部环境。这种功能由输入、输出接口电路来实现。1.3 数字系统与逻辑功能部件的区别数字系统与逻辑功能部件的区别主要在以下3个方面。 （1）功能不同 逻辑功能部件的功能比较单一。前几章所介绍的全加器、译码器、寄存器和存储器等都是逻

10、辑功能部件。 而数字系统的功能较为复杂，由若干逻辑部件组成，能够按照要求产生或加工处理数字信息，如牛顿-拉夫申迭代数值计算系统、电子计算机等。 （2）结构不同 逻辑功能部件不含控制部件，不能按照一定的程序进行操作。因此不论电路规模大小，大致大容量存储器，小至全加器均只能看作是一个逻辑功能部件。 而凡是有控制部件且能按照一定程序进行操作的电路，不论电路规模大小均属于数字系统。 （3）设计方法不同 逻辑功能部件的设计过程，一般采用自下而上的方法。即先按照任务要求建立真值表或状态表，对逻辑功能进行描述，然后进行逻辑化简或状态化简，最后完成电路的设计。 数字系统的设计过程则先采用自上而下的设计方法，即

11、将整个系统划分为若干子系统，并在划分子系统的过程中对不同的方案进行试探或比较，将系统功能由大到小、由粗至精地进行分解，直至可用基本逻辑功能部件实现。然后，再采用自下而上的设计方法，在完成各个子系统的设计之后，把子系统连成整体，并进行整体功能的验证和检查，如果不满足设计要求，还需要再对子系统的划分进行修正。总之，数字系统的设计过程是一系列的试探过程，往往需要通过一定的反复才能真正完成。1.4 数字系统设计的一般过程当前，数字系统普遍采用自顶向下(Top-Down)的设计方法，这里的“顶”就是指系统的功能；“向下”就是指将系统由大到小、由粗到精进行分解，直至可用基本模块实现。自顶向下设计方法的一般

12、过程大致上可以分为四步，如图2所示。(1)系统调研，确定总体方案接受一个数字系统的设计任务后，首先应对设计课题进行充分的调研，深入了解待设计系统的功能、使用环境与使用要求，选取合适的工作原理与实现方法，确定系统设计的总体方案。这是整个设计工作中最为困难也最体现设计者创意的一个环节。因为同一功能的系统有多种工作原理和实现方法可供选择，方案的优劣直接关系到所设计的整个数字系统的质量，所以必须对可 图2 数字系统设计过程以采用的实现原理、方法的优缺点进行全面、综合的比较、评判，慎重地加以选择。总的原则是，所选择的方案既要能满足系统的要求，又要结构简单，实现方便，具有较高的性能价格比。(2)逻辑划分，

13、导出系统框图系统总体方案确定以后，可以根据数据子系统和控制子系统各自的特点，将系统从逻辑上划分为数据子系统和控制子系统两部分，导出包含有必要的数据必要的数据信息、控制信息和状态信息的结构框图。逻辑划分的原则是，怎样更有利于实现系统的工作原理，就怎样进行逻辑划分。为了不使这一步的工作太过复杂，结构框图中的各个逻辑模块可以比较笼统、比较抽象，不必受具体芯片型号的约束。(3)功能分解，构造数据子系统逻辑功能划分后获得的数据子系统结构框图中的各个模块还比较抽象，功能也可能还比较复杂，必须进一步对这些模块进行功能分解，直到可用合适的芯片或模块来实现具体的存储和处理功能。适当连接这些芯片、模块，就可构造出

14、数据子系统的详细结构。必须注意，为了简化控制子系统的设计，数据子系统不仅要结构简单、清晰，而且要便于控制。(4)算法设计，实现控制子系统根据导出的数据子系统结构，编制出数字系统的控制算法，得到数字系统的控制状态图，并采用同步时序电路设计的方法完成控制子系统的设计。数字系统的控制算法反映了数字系统中控制子系统对数据子系统的控制过程，它与系统所采用的数据子系统的结构密切相关。例如，某个数字系统中有10次乘法操作，且参与乘法操作的数据可以同时提供。如果数据子系统有10个乘法器，则控制算法中就可以让这10次乘法操作现时完成；但如果数据子系统中只有一个乘法器，则控制算法就是逐个完成这10次乘法操作。因此

15、，算法设计要紧密结合数据子系统的结构来进行。一般来讲，数据子系统通常为人们熟悉的各种功能电路，无论是采用现成模块还是自行设计，都有一些固定的方法可循，不用花费太多精力。相对说来，控制子系统的设计要复杂得多。因此，人们往往认为数字系统设计的主要任务就是要设计一个好的控制子系统。经过上述四个步骤后，数字系统设计在理论上已经完成。为了保证系统设计的正确性和可靠性，如果有条件的话，可以先采用EDA软件对所设计的系统进行仿真，然后再用具体器件搭设电路。搭设电路时，一般按自底向上的顺序进行。这样做，不仅有利于单个电路的调试，而且也有利于整个系统的联调。因此，严格地讲，数字系统设计的完整过程应该是“自顶向下

16、设计，自底向上集成”。必须指出，数字系统的上述设计过程主要是针对采用标准集成电路的系统而言的。实际上，除了采用标准集成电路外，还可以采用PLD器件或微机系统来实现数字系统，此时的设计过程会略有不同，例如采用PLD器件设计数字系统时，就没有必要将系统结构分解为一些市场上可以找到的基本模块；在编写出源文件并编译仿真后，通过“下载”就可获得要设计的系统或子系统。2 确定二进制除法器的系统方案2.1 确定二进制除法器运算的算法确定二进制除法器的系统方案，实际上就是要确定完成二进制除法器运算的算法。让我们看一下二进制除法（1011）2÷（11）2=（11）2的笔算过程，如图3所示。2.2 二进

17、制除法的运算原则由图3可知，（1）除法运算实际上就是从被除数中反复减去除数。减的原则是：从被除数的最高位开始，将被除数与除数比较且相减。当够减是，减去除数，商为1；不够减时，减去0且商也为0。除法运算过程就是不断地作右移一减法操作。（2）商的位数与被除数的位数相同，余数的位数与除数相同。由此可以得出，除法器应有一个2N位的寄存器放被除数；为了便于商的逐位置入，用一个2N位的移位寄图3 二进制笔算算法（N=2）存器存放商；由于减法过程中除数不断右移，所以对于N位除数来说需要一个2N位寄存器来存放；一个N位寄存器放余数，另外还需一个2N位减法器。 2.3 二进制除法的运算算法的改进如果我们将除数右

18、移改为被除数左移，仍进行二进制的除法。可以将除法运算过程重新演示于图3。 在此算法中，除数存放在N位（N-1，0）寄存器中，并作为减法器的一个输入数。被除数存放在3N+1位中（3N，0）的左移移位寄存器的低2N位（2N-1，0）中，高N+1位（3N，2N）置0，此高N+1位中的值作为减法器的另一个输入数。减法器N+1位。商放在2N位左移移位寄存器中，初始化置0。除法开始时先将被除数及商左移1位，然后作减法运算。减法器的差置回被除数寄存器的高N+1位（3N,2N）中。商则置于商寄存器的最低位中。取商的原则是差数为正，则商为1；如果差是负数则商为0，同时应向被除数中回加除数。进行2N次移位及相减操

19、作之后，在被除数寄存器的最高位N+1位中留下的值就是余数（只输出低N位）。图4 改进的二进制除法算法（N=2）2.4 二进制除法器的流程和总体方框图根据此算法，可以画出二进制除法器的详细流程图和总体方框图，分别如图5 示和图6示 。在确定除法器方案的过程中，我们已将系统划分为控制器与被控制器（数据子系统）两部分，数据子系统应包括寄存器和运算器两个部件。控制子系统按算法要求顺序地向数据子系统发出置数、移位和加减等各种操作命令。 图5二进制除法器详细流程图3 二进制除法运算的具体设计3.1寄存器 寄存器的概念寄存器是数字系统的一个重要部件，用于暂时存放参与运算的数据、运算结果和指令等，属于中规模集

20、成电路。由于寄存器主要用来存放二进制信息，因此具有记忆功能的触发器是构成寄存器的主要逻辑元件。因为一个触发器能存储一位二值代码，所以用n个触发器组成的寄存器可以存储n位二进制代码。另外，寄存器还有一些接收数据的控制门，以便在同一个接收命令作用下使寄存器中的各个触发器同时接收信息。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下逐位右移或左移，数据既可以并行输入/输出，也可以串行输入/输出，还可以并行输入、串行输出，或串行输入、状告输出，十分灵活，用途也很广。 寄存器的工作原理由于寄存器中的触发器只

21、要求具有置1、置0功能，因此可用同步RS结构触发器、主从结构触发器或边沿触发结构的触发器组成。下面由边沿D触发器组成的4位寄存器（如图7所示）为例简单分析寄存器的工作原理。由图7可知，D3 D0寄存器的并行数码输入端，Q3Q0为并行数码转子间嵴。当时钏信号的上升沿到来时，D3D0被并行转入到4个触发器中，即触发器的输入同时被锁存，这时寄存器的输出Q3Q2Q1Q0=D3D2D1D0，即输入数据由CP控制同时被输出。触发器的这种工作方式叫作并行输入、并行输出方式。常用的中规模集成基本寄存器有74175（四位）、74273（8D触发器组成，有清零端）和CC4076等其中74175的逻辑图如图8所示。

22、74175的逻辑功能如表1所示。图8 74LS175的逻辑图表1 基本寄存器74175的逻辑功能表RDCPQ0n+1Q1n+1Q2n+1Q3n+1工作状态0 异步置01 D0D1D2D3并行输入1 01 1 1 Q0nQ1nQ2nQ3n保持 移位寄存器要数字系统中，常常要求寄存器要有移位功能。例如，在进行简洁运算时，要求将部分积右移；在进行除法运算时，则要求将余数左移。另外在将并行传递的数据转换成串行传送的数据或将品德传递的数据转换成并行传送的数据的过程中，也需要移位。除具有寄存器的功能处，所存储的数码在时钟脉冲的作用下还可以移位的寄存器称为移位寄存器。移位寄存器不但可以存放数码，而且在移位脉

23、冲的作用下，寄存器中的𥼹可根据需要向左或向右移位。因此移位寄存器分为单身移位寄存器和双向移位寄存器，下面分别讨论。 (1)单向移位寄存器根据数码的移位方向分：单向移位寄存器可分为左移寄存器和右移寄存器。左移寄存器：在时钟脉冲的作用下，低位寄存器的数码送给高位寄存器，作为高位寄存器的次态输出。右移寄存器：在时钟脉冲的作用下，高位寄存器的𥼹送给低位寄存器，作为低位寄存器的次态输出。在图9，RS触发器相当于D触发器，当时钟信号到来，触发器的状态Q取决于信号输入端D（S）。串行输入数据在时候CP的作用下，逐位输入。并且第一个时钟信号，输入及Q3Q2Q1Q0可得到4位并行

24、输出，实现串并转换。再经过4个时钟信号的作用，存储在Q3Q2Q1Q0中的数据又逐位从串行输出端Q3全部移出，实现并串转换。例如，在4个时钟周期内输入数据依次为1、0、1、1，而移位寄存器的初始状态为Q3nQ2nQ1nQ0n=0000，则在时钟CP的作用下，移位寄存器里数据的移动情况如表2所示。表2 单向移位寄存器的状态转换表CP串行输入Q0n+1Q1n+1Q2n+1Q3n+1串行输出00000011100002111000300110041101115001011600010070000118000000 (2)双向各单位寄存器在单向移位寄存器的甚而上适当加入一些控制电路和控制信号，就可将右移

25、位寄存器和左移位寄存器结合在一起，构成幽微移位寄存器。常用的中规模集成芯片有74194等。 74194是由4个触发器FF0、FF、FF、FF和各自的输入控制电路组成的4位双向移位寄存器，其逻辑电路图和逻辑符号分别如图10（a)和(b)所示。在图10中，Dsr为数据左移串行输入端，DSL为数据左移串行输入端，D0D3为数据并行输入端，Q0Q3为数据并行输出端，S1、S0，为工作状态控制端，Cr为异步置零端。74LS194是一种功能比较复合的移位寄存器。它具有左移、右移、并行输入数据、保持以及置零5种功能，具体如表3所示。表3双向位寄存器74LS194的功能表3.2 二进制除法器的控制电路设计 根

26、据二进制除法器的ASM图（附图所示），可知其控制器共有10个状态。故先用四位二进制计数器74LS161,作为状态寄存器。 首先按次态编码尽可能为现态编码加1（计数状态）的原则进行状态编码，编码值示于ASM图的各状态右上角。由状态编码及ASM图中的状态转换条件和规则，列出74LS161操作表，如图11所示。 按照74LS161的操作表，填写计数器功能控制端ENP、load 的卡诺图如图12所示，列出计数器74LS161的置数表于表4所示，从此置数表可以得到计数器置数端D'3D'0的函数表达式如下： D'3=S6（CNT=2N） D'2=S3D0 （*） D'

27、;1=D'0=(S7+S6j)(CNT=2N)+S5D0 选用两个数据选择器74LS150来分别实现在不同状态晨对ENP和LOAD（*）的要求。数据选择器的控制端是计数器的输出Q3Q0。 输出译码应为相应的10个状态，每个状态对应的输出函数可根据二进制除法器控制器输出信号一览表构成相应的组合电路（略）。系统时钟略。最后可画出二进制除法器的控制器电原理图如图13所示。 为了让数据子系统的操作在各控制信号稳定后再时行，将数据子系统和各移位寄存器的时钟CP均取系统时钟的下降边为有效边，比控制器的时钟有效边滞后半拍。图13 二进制除法器的控制器电原理图本例由于没有提到运算速度要求，因此整个系统

28、均采用一般的74LS系列，也没有专门设计系统时钟电路，否则应在器件选择、系统时钟设计以及时序问题几方面给予足够重视。3.3 D触发器D触发器（Delay Flip-Flop)一般采用在时钟CP上升沿触发翻转的边沿触发电路结构，其逻辑符号、真值表、状态图、激励表如图14所示。其中，CP为时钟信号输入端，D为激励信号输入端，Q和Q（*）为互补状态输出端，符号“>“表示动态输入，说明触发器应加于该输入端的CP信号的边沿。从真值表可见，D触发器具有如下逻辑功能特点：不管触发器的现态是0还是1，当时脉冲CP的上升沿到来后，触发器都将变成与时钟脉冲上升沿到来时的D端输入值相同的状态，即相当于将数据D

29、存入了D触发器中，因此，D触发器特别适合于寄存数据。从真值表直接写出D触发器的特征方程：Qn+1=Dn图14(e)中的激励表用来反映触发器从某个现态转向规定的次态时，在其激励输入端所必须施加的激励信号，常在时序逻辑电路时使用它。激励表可由真值表反向推导得到。 D触发器的工作波形（设Q端初始状态为0）和脉冲特性如图3-12所示。从宏观上看，D触发器的状态变化发生在CP脉冲的上升沿。但从微观上看，D触发器使用时也要满足其脉冲特性的要求，如在CP脉冲上升沿过后，D端处加信号至少有长度为th的保持时间。3.4 移位寄存器的设计(1)将余数寄存器置零，将被除数寄存器置数 (2)将被除数左移一位到余数寄存

30、器，之后被除数寄存器为输出状态 (3)将余数寄存器并行输出，并放入减法器中，将A端打开减法器A-B=F,将F值放入一个四位的中间寄存器，并将借位值放入一个借位寄存器，将四位中间寄存器并行置入，同时关闭余数寄存器、减法器和中间寄存器 (4)将借位值与零相与，如果值为1，则商值为0；再次进入循环，将借位值与1相与时，如果值为0，则商值为1；将四位中间寄存器的值装入移位寄存器，再次进入循环。74198真值表_ | MODE | | SERIAL | PARALLEL | OUTPUTSCLEAR | S1 S0 | CLK | LEFT RIGHT | A . h | QA QB . QG QH-|

31、-|-|-|-|- 0 | X X | X | X X | X | 0 0 0 0 1 | X X | 0 | X X | X | QA0 QB0 QG0 QH0 1 | 1 1 | POS | X X | a . h | a b g h 1 | 0 1 | POS | X 1 | X | 1 QAn QFn QGn 1 | 0 1 | POS | X 0 | X | 0 QAn QFn QGn 1 | 1 0 | POS | 1 X | X | QBn QCn QHn 1 1 | 1 0 | POS | 0 X | X | QBn QCn QHn 1 1 | 0 0 | X | X X |

32、X | QA0 QB0 QG0 QH03.5 加/减的设计如图74181真值表(加/减) M=H | M=L; Arithmetic Operations Selection | LOGIC | Cn=L | Cn=H S3 S2 S1 S0 | FUNCTIONS | (no carry) |(with carry) -|-|-|- | _ | | 0 0 0 0 | F= A | F=A MINUS 1 | F=A | _ | | 0 0 0 1 | F= AB | F= AB MINUS 1 | F=AB | _ | _ | _ 0 0 1 0 | F= A+B | F= AB MINU

33、S 1 | F=AB | | | 0 0 1 1 | F= 1 | F=MINUS 1(2's comp) | F=Zero | _ | _ | _ 0 1 0 0 | F= A+B | F=A PLUS (A+B) | F=A PLUS(A+B) Plus 1 | _ | _ | _ 0 1 0 1 | F= B | F=AB PLUS(A+B) | F=AB PLUS(A+B)Plus 1 | _ | | 0 1 1 0 | F= A "+" B | F=A MINUS B MINUS 1 | F= A MINUS B | _ | _ | _ 0 1 1 1 |

34、 F= A+B | F= A+B | F= (A+B) PLUS 1 | _ | | 1 0 0 0 | F= AB | F= A PLUS (A+B) | F=A PLUS(A+B)PLUS 1 | | | 1 0 0 1 | F= A "+" B | F= A PLUS B | F=A PLUS B PLUS 1 | | _ | 1 0 1 0 | F = B | F= AB PLUS (A+B) | F=AB PLUS (A+B)PLUS 1 | | | 1 0 1 1 | F = A + B | F = (A + B) | F=(A+B)PLUS 1 | | | 1

35、 1 0 0 | F = 0 | F = A PLUS A | F=A PLUS A PLUS 1 | _ | | 1 1 0 1 | F = AB | F= AB PLUS A | F=AB PLUS A PLUS 1 | | _ | _ 1 1 1 0 | F=AB | F=AB PLUS A | F=AB PLUS A PLUS 1 | | | 1 1 1 1 | F = A | F = A | F= A PLUS 1 4 信号的同步化问题 所谓系统的同步化问题就是设法保证控制器能正确无误地接收来自外部的信号和来自数据子系统的条件信息，关能作出正确的响应，发出合理的控制信号数据子系统和相

36、应的输出。同步化问题分为控制器的输入信号同步化和控制器的输出信号同步化。4.1 输入信号同步化 为什么要对输入信号时行同步化？原因有三点由于系统是同步时序电路，它的运算操作及状态变化都与时钟的有效边同步。若输入信号是非常短暂的导步信号，控制器很可能根本捕获不到此异步信号，见图15有的异步信号的持续时间也许并不短暂，但输入信号总有一定的建立时间，系统应在该输入信号达到稳定后才动作。此外，系统的操作和状态团拜也有一定的持续时间，而输入信号必须保证在电路稳定后才变化，否则都会产生误动作。所以系统与异步信号之间一定要同步。条件输出是某一状态与输入信号相与的结果，短暂的异步输入信号的条件输出可能只持续很

37、短的时间，以至于受控器无法响应如此短暂的控制脉冲，因此也必须将导频信号同步化。 导频信号同步化电路如图16所示，由一个RS触发器捕获信号，然后送到D触发器产生同步信号。（如果异步信号持续时间输长，也可以不用捕获电路）捕获单元可由D触发器的QD信号复位，也可由系统的控制器来复位。这里需要提出注意的是，如果我们使输入信号在CP的上升边时刻实现了同步，且持续一个时钟周期，为了使系统可靠地工作，控制器在状态团拜时间最好在时钟的下降边时刻。4.2输出信号同步化 控制器听输出信号也必须同步化的原因在于冒险现象。控制器的一般组成如图17所示。尽管所有的触发器都是在系统的同一个CP的跳变沿触发，但由于每个触发

38、器的延迟时间不同，它们的输出不会是同时改变。如图18所示，由三个触发器组成的控制器，现态为（000），次态为（111），由于三个触发器的延迟时间不同，它们可能会经过不同的路径到过次态。当组合电路对这些不同的中间状态响应后，输出就会毛刺或误操作，称之为冒险现象。可能通过限制时钟跳变只允许一个状态变量变化的方法来消除这些误操作，但这要增加附加状态变量触发器，或者要求适当的状态编码。 即使饮品的延迟时间相同，这些状态变量经过组合电路的不同途径也会有不同的时延，输出仍可能会有毛刺。解决这个问题的办法可以是在输出信号稳定后再送给受控器，这就是输出信号的同步化问题，输出信号的同步化比较简单，可以在输出端加

39、一个寄存器，用一个比时钟脉冲延迟T时间的选通信号给寄存器置数，这就保证了在输出信号稳定后才使寄存器更新，避免了T时间内输出的不稳定。图的三个电路均可作为输出同步化电路的参考。可以得到控制器的典型结构模式，如图19所示。74194真值表_ | MODE | | SERIAL | PARALLEL | OUTPUTSCLEAR | S1 S0 | CLK | LEFT RIGHT | A B C D | QA QB QC QD-|-|-|-|-|- 0 | X X | X | X X | X X X X | 0 0 0 0 1 | X X | 0 | X X | X X X X | QA0 QB0

40、 QC0 QD0 1 | 1 1 | POS | X X | a b c d | a b c d 1 | 0 1 | POS | X 1 | X X X X | 1 QAn QBn QCn 1 | 0 1 | POS | X 0 | X X X X | 0 QAn QBn QCn 1 | 1 0 | POS | 1 X | X X X X | QBn QCn QDn 1 1 | 1 0 | POS | 0 X | X X X X | QBn QCn QDn 0 1 | 0 0 | X | X X | X X X X | QA0 QB0 QC0 QD04024真值表Inputs | Output

41、- MR CP | Qg Qf Qe Qd Qc Qb Qa- 1 X | 0 0 0 0 0 0 0 0 NEG | Count 0 NEG | Count74154真值表 _ Inputs | Outputs G1 G2 | D C B A | 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15-|-|-0 0 | 0 0 0 0 | 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 0 0 1 | 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 0 1 0 | 1 1 0 1 1 1 1 1 1 1 1

42、 1 1 1 1 1 0 0 | 0 0 1 1 | 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 0 0 | 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 0 1 | 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 | 0 1 1 0 | 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 | 0 1 1 1 | 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 | 1 0 0 0 | 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 | 1 0 0 1 | 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1