第六章有限状态机设计

1、第第 1 1 页页第六章 有限状态机设计第第 1 1 页页第六章 有限状态机设计第六章第六章 有限状态机设计有限状态机设计第第 2 2 页页第六章 有限状态机设计 为什么要使用状态机为什么要使用状态机6.1 概述概述 有限状态机克服了纯硬件数字系统顺序方式控制不灵活有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。的缺点。 状态机的结构模式相对简单状态机的结构模式相对简单。 状态机容易构成性能良好的同步时序逻辑模块状态机容易构成性能良好的同步时序逻辑模块。 状态机的状态机的VHDLVHDL表述丰富多样表述丰富多样。 在高速运算和控制方面，状态机更有其巨大的优势在高速运算和控制方面，状态机

2、更有其巨大的优势。 就可靠性而言，状态机的优势也是十分明显的就可靠性而言，状态机的优势也是十分明显的。第第 3 3 页页第六章 有限状态机设计 VHDL综合器易于优化 易构成性能良好的时序逻辑模块 结构模式简单、层次分明、易读易懂、易排错 运行模式类似于CPU，易于进行顺序控制 利用同步时序和全局时钟线可实现高速FSM 高可靠性，非法状态易控制 第第 4 4 页页第六章 有限状态机设计6.2 一般有限状态机的设计一般有限状态机的设计6.2.1 用户自定义数据类型定义语句用户自定义数据类型定义语句TYPETYPE语句用法如下：语句用法如下：TYPE TYPE 数据类型名数据类型名IS IS 数据

3、类型定义数据类型定义 OF OF 基本数据类型基本数据类型 ; ;或或TYPE TYPE 数据类型名数据类型名 IS IS 数据类型定义数据类型定义 ; ;以下列出了两种不同的定义方式：以下列出了两种不同的定义方式：TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ;第第 5 5 页页第六章 有限状态机设计用户自定义数据类型定义语句用户自定义数据类型定义语句TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL prese

4、nt_state，next_state : m_state ;布尔数据类型的定义语句是：布尔数据类型的定义语句是： TYPE BOOLEAN IS （FALSE，TRUE） ；TYPE my_logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my_logic ; s1 = Z ; 6.2 一般有限状态机的设计一般有限状态机的设计第第 6 6 页页第六章 有限状态机设计用户自定义数据类型定义语句用户自定义数据类型定义语句子类型子类型SUBTYPE的语句格式如下：的语句格式如下：SUBTYPE 子类型名子类型名 IS 基本数据类型基本数据类型 RANGE 约束范围约束范围

5、; SUBTYPE digits IS INTEGER RANGE 0 to 9 ;6.2 一般有限状态机的设计一般有限状态机的设计第第 7 7 页页第六章 有限状态机设计6.2.2 一般有限状态机的设计一般有限状态机的设计6.2 一般有限状态机的设计一般有限状态机的设计1. 1. 说明部分说明部分2. 2. 主控时序进程主控时序进程com b_outputsstate_inputsresetclkF S M :s_m achineC O Mnext_statecurrent_stateP R O C E S SR E GP R O C E S S图图6-1 一般状态机结构框图工作示意图一般状

6、态机结构框图工作示意图ARCHITECTURE .IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; . 第第 8 8 页页第六章 有限状态机设计3. 3. 主控组合进程主控组合进程 控组合进程的任务是根据外部输入的控制信控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（和）当前状态的状态值确定下一状态（next

7、_statenext_state）的取向，即的取向，即next_statenext_state的取值内的取值内容，以及确定对外输出或对内部其它组合或时序容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。进程输出控制信号的内容。6.2.2 一般有限状态机的设计一般有限状态机的设计第第 9 9 页页第六章 有限状态机设计4. 4. 辅助进程辅助进程【例6-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN S

8、TD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 );END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN curr

9、ent_state comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELS

10、E next_state = s0; END IF; END case; END PROCESS; END behv;第第 1111 页页第六章 有限状态机设计图图6-2 例例6-1状态机的工作时序图状态机的工作时序图4. 4. 辅助进程辅助进程6.2.2 一般有限状态机的设计一般有限状态机的设计第第 1212 页页第六章 有限状态机设计第第 1313 页页第六章 有限状态机设计6.3 Moore型有限状态机的设计型有限状态机的设计6.3.1 三进程有限状态机三进程有限状态机CECS RC K12/8 A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换

11、1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效表表6-1 AD574逻辑控制真值表（逻辑控制真值表（X表示任意）表示任意）第第 1414 页页第六章 有限状态机设计图图6-3 AD574工作时序工作时序 6.3.1 三进程有限状态机三进程有限状态机第第 1515 页页第六章 有限状态机设计图图6-4 AD574工作时序工作时序6.3.1 三进程有限状态机三进程有限状态机第第 1616 页页第六章 有限状态机设计图图 采样状态机结构框图采样状态机结构框图6.3.1 三进程有限状态机三进程有限状态机第第 1717 页页第六章 有限状态机设计【例】【例】L

12、IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC;-状态机时钟状态机时钟CLK，AD574状态信号状态信号STATUS LOCK0 : OUT STD_LOGIC; -内部锁存信号内部锁存信号LOCK的测试信号的测试信号 CS,A0,RC,K12X8 : OUT STD_LOGIC; -AD574控制信号控制信号 Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0);

13、-锁存数据输出锁存数据输出END AD574;ARCHITECTURE behav OF AD574 ISTYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN K12X8 = 1; LOCK0 next_state next_state IF (STATUS=1) THEN next_state = st2; ELSE

14、next_state next_state next_state next_state CS=1; A0=1;RC=1;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=0;LOCK CS=0; A0=0;RC=1;LOCK CS=0; A0=0;RC=1;LOCKCS=1; A0=1;RC=1;LOCK=0;-其它情况返回初始态其它情况返回初始态 接上页接上页第第 1919 页页第六章 有限状态机设计END CASE ; END PROCESS COM2 ; REG: PROCESS (CLK) - 时序进程时序进程 BEGIN IF ( CLKEVENT AN

15、D CLK=1) THEN current_state = next_state; END IF; END PROCESS REG; LATCH1 : PROCESS (LOCK) - 数据锁存器进程数据锁存器进程 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS ; Q next_state = st1; CS=1; A0=1;RC=1;LOCK next_state = st2; CS=0; A0=0;RC=0;LOCK IF (STATUS=1) THEN next_state = st2; ELSE ne

16、xt_state = st3; END IF ; CS=0; A0=0;RC=0;LOCK next_state = st4; CS=0; A0=0;RC=1;LOCK next_state = st0; CS=0; A0=0;RC=1;LOCK next_state CS=1; A0=0; RC=0; LOCK=0; next_state CS=0; A0=0; RC=0; LOCK=0; next_state CS=0; A0=0; RC=0; LOCK=0; IF (STATUS=1) THEN next_state = st2;ELSE next_state CS=0; A0=0; R

17、C=1; LOCK=0; next_state CS=0; A0=1; RC=1; LOCK=1; next_state next_state = st0; END CASE ; END PROCESS COM ; REG：PROCESS (CLK) BEGIN IF ( CLKEVENT AND CLK=1) THEN current_state = next_state; END IF; END PROCESS REG; LATCH： PROCESS (LOCK) BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCE

18、SS ; Q = REGL; K12X8 = 1 ;END behav;状态机状态机VHDL源程序源程序第第 2424 页页第六章 有限状态机设计状态机RTL电路图第第 2525 页页第六章 有限状态机设计状态机工作时序图状态状态2：等待：等待第第 2626 页页第六章 有限状态机设计6.3.2 单进程单进程Moore型有限状态机型有限状态机【例【例6-4】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST : IN ST

19、D_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4); SIGNAL C_ST : ST_TYPE ; BEGIN PROCESS(CLK,RST) BEGIN IF RST =1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1 ; ELSE C_ST = ST0 ; END IF; Q IF DATAIN =11 THEN C_ST =

20、ST2 ; ELSE C_ST = ST1 ;END IF; Q IF DATAIN =01 THEN C_ST = ST3 ; ELSE C_ST = ST0 ;END IF; Q IF DATAIN =00 THEN C_ST = ST4 ; ELSE C_ST = ST2 ;END IF; Q IF DATAIN =11 THEN C_ST = ST0 ; ELSE C_ST = ST3 ;END IF; Q C_ST = ST0; END CASE; END IF; END PROCESS;END behav;接上页接上页第第 2828 页页第六章 有限状态机设计图图7-7 例例7-4

21、状态机综合后的状态机综合后的RTL电路模块图电路模块图6.3.2 单进程单进程Moore型有限状态机型有限状态机第第 2929 页页第六章 有限状态机设计图图 例例6-4单进程状态机工作时序单进程状态机工作时序6.3.2 单进程单进程Moore型有限状态机型有限状态机第第 3030 页页第六章 有限状态机设计图图 对应于例对应于例6-4的的2进程状态机工作时序图进程状态机工作时序图6.3.2 单进程单进程Moore型有限状态机型有限状态机第第 3131 页页第六章 有限状态机设计6.4 Mealy型有限状态机的设计型有限状态机的设计【例【例6-4】 LIBRARY IEEE; USE IEEE

22、.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; BEGIN COMREG : PROCESS(CLK,RESET) BEGIN -决定转换状态的进程决定转换状态的进程 IF RESET =1 THEN STX

23、 IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX STX IF DATAIN = 1 THEN Q = 10000 ; ELSE Q IF DATAIN = 0 THEN Q = 10111 ; ELSE Q IF DATAIN = 1 THEN Q = 10101 ; ELSE Q IF DATAIN = 0 THEN Q = 11011 ; ELSE Q IF DATAIN = 1 THEN Q = 11101

24、 ; ELSE Q Q=00000 ; END CASE ;END PROCESS COM1 ;END behav;图图 例例6-5状态机工作时序图状态机工作时序图第第 3434 页页第六章 有限状态机设计【例【例6-5】 MEALY2 LIBRARY IEEE; -MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT ( CLK ,DATAIN,RESET : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF M

25、EALY2 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL STX : states ; SIGNAL Q1 : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN COMREG : PROCESS(CLK,RESET) -决定转换状态的进程决定转换状态的进程 BEGIN IF RESET =1 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1 THEN STX IF DATAIN = 0 THEN STX IF DATAIN = 1

26、 THEN STX STX IF DATAIN = 1 THEN Q2 := 10000 ; ELSE Q2 := 01010 ; END IF ; WHEN st1 = IF DATAIN = 0 THEN Q2 := 10111 ; ELSE Q2:=10100 ; END IF ; WHEN st2 = IF DATAIN = 1 THEN Q2 := 10101 ; ELSE Q2:=10011 ; END IF ; WHEN st3= IF DATAIN = 0 THEN Q2 := 11011 ; ELSE Q2:=01001 ; END IF ; WHEN st4= IF DATAIN = 1 THEN Q2 := 11101 ; ELSE Q2:=01101 ; END IF ; WHEN