数字电子技术报告论文正稿

1、目录一、 设计目的 1二、设计要求和设计指标 1三、 设计内容 13.1 数字钟电路工作原理 13.2 仿真结果与分析 11四、本设计改进建议 12五、总结 12六、主要参考文献 13七、附录 13一、设计目的1 .巩固和加深学生对数字逻辑电路等课程基本知识的理解，综合运用课程中所学 到的理论知识去独立完成一个实际课题。2 .根据课程需要，通过查阅手册和文献资料，培养学生独立分析和解决实际问题的能力。3 .通过电路方案的分析、论证和比较，设计调试和检测环节，掌握电路的分析方 法和设计方法。4 .熟用常用电子元件的类型和特性，并掌握合理选用原则。二、设计要求和设计指标1 .时钟显示功能，能够以十

2、进制显示“时”、“分”、“秒”。其中时为24进 制，分秒为60进制。2 .其他功能：设计一个电路实现时分秒校准功能，闹钟功能，可按设定的 时间闹时，设计一个电路实现整点报时功能等。在 59分51秒、53秒、55 秒、57秒输出750Hz音频信号，在59分59秒时输出1000Hz信号，音频 持续1s,在1000Hz荧屏结束时刻为整点。三、设计内容数字电子钟由振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器 输出标准秒脉冲。秒计数器满60后向分计数器进位，分计数器满60后向小 时计数器进位，小时计数器按照“24翻1”规律计数。计

3、数器的输出分别经 译码器送显示器显示。计时出现误差时，可以用校时电路校时、校分。3.1 数字钟电路工作原理实验基本原理：mfl圆13 HI圆时个位译码器分十位 译码器分个位秒个位 漫码器1|秒;莅 |注码掰时十桎秒十位 汁皱器分小位 计数器时个位 计.聘总设计图由图1到图8所示的数字中系统组成框图按照信号的流向分级安装，逐级级联。这里的每一级是指组成数字中的各个功能电路。2、整个电路的组装及调试：扩展电路检查均无连线错误并且显示正常后，将两个电路连为一个整体， 接上+5V电源。观察时钟是否显示正常；是否在上午 7时59分发出闹时信 号，持续时间一分钟；是否有四声低音分别发生在59分51秒、53

4、秒、55秒及57秒，最后一声高音法正在59分59秒，它们持续时间均为1秒。若 不正常则检查电路各个部分，直到得到满意的结果。我们圆满完成了这次的 课程设计。工笫1ML网）闭r El，7必川1寸MT92 也M13UUHJ74“DI0UUin xni ikli SltlJmt ir# t位透椅14冲lll>幡财M冲* T谪位融坤"Miu” %碑；N 十W 将QWIV741 745 5 54 74UNI)Aj Ap A»LUId】数字钟的主体电路逻辑图3.1.1 整体设计设计框图由上图的总体结构图可知，该设计大概可以分部分：秒脉冲产生部分、 计数部分、显示部分、校时部分。在

5、秒脉冲产生部分中，可以用振荡器或者 555定时器予以实现，为了保证准确性，优先选用振荡器，但是由于个人技 术问题，我们选用了 555定时器来产生秒脉冲；在计数电路中，我们采用 741s90计数器.在3.1.2单元电路设计(-)秒脉冲信号的设计振荡器是数字钟的核心部分。振荡器的稳定性及频率的精确度决定了数字钟 计时的准确程度，一般来说555产生出来的秒脉冲不太稳定，但是由于某种原因, 本实验采用555定时器。其中要求R1为168K、R2为68K的电阻，C1为4.7NF、 C2为0.01 NF的电容，Vcc为+5V电源,GND接地。振荡器是数字钟的核心部分。振荡器的稳定性及频率的精确度决定了数字钟

6、 计时的准确程度，一般来说555产生出来的秒脉冲不太稳定，但是由于某种原因， 本实验采用555定时器。其中要求R1为168K R2为68K的电阻C1为4.7 NF、 C2为0.01 NF的电容，Vcc为+5V电源,GND接地。555定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS触发器和放电管的状态。在电源与地之间加上电压，当 5脚悬空时，则电压比 较器A1的反相输入端的电压为2VCC /3, A2的同相输入端的电压为 VCC /3。 若触发输入端TR的电压小于VCC /3,则比较器A2的输出为1 ,可使RS触 发器置1 ,使输出端OUT=1。如果阈值输入端TH的电压大于2VCC

7、/3,同时TR端的电压大于VCC/3 ,则A1的输出为1 , A2的输出为0 ,可将RS触 发器置0 ,使输出为0电平。3、时钟电路的设计（二）秒计数、译码/驱动及显示部分的设计众所周知，秒、分、时分别为六十、六十、二十四进制（十二进制亦可）计数 器那么“秒”和“分”计数器用两块十进制计数器级连来实现，它们的个位为十 进制，十位为六进制，这样，符合人们通常计秒数的习惯。“时”计数也用两个十进制集成块，只是做成二十四进制，上述计数器均可用反馈清零法来实现。秒计数采用两个数码管、两个 CD4511和一个CD4518来实现，将“秒”信号 送入“秒”计数器，秒计数器采用 60进制计数器，每累计60秒发

8、出一个“分” 脉冲信号，该信号将作为“分”计数器的时钟脉冲，进位脉冲最终用CD4081的一个与门来实现。而CD4511芯片具有锁存译码驱动的功能，可以外接电阻驱 动七段口 LED数码管显示出来，以下即为秒计数器的设计原理图。e dF 20c 一 0TFg fDN0A 3A E LIB T L 2A 1AHTSI DTROD D VD N Ge dc bag fDN0A 3A E L IBT L 2A 1AC C.54D caHP8154n ce dc ba g fDN0A 3A E L IBT L 2A1A2PC72N E65B1 Q21B2QB3Q312B4Q1C VDN GATSERA2Q

9、1BT SErDB31N E1PC6012131B431e dc bag f41DDVH54D ce dc ba g fDN0A 3A E L IBT L 2A 1ADN0A 3A E L IBT L 2A d A2PC D N G 2N EB1 QB2QATSERB3Q A2QB4Q A 1 Q 1N E1A ccv 1B 4 A1Y 4B 2丫 4丫2A 3丫 2 B 3bDNG 3 A（三）分计数、译码/驱动及显示部分的设计分计数和秒计数的原理差不多，也是采用两个数码管、两个CD4511和一个CD4518来实现，将“秒”计数器的进位脉冲送入“分”计数器，每累计 60 分发出一个“时”脉冲

10、信号，该信号将作为“时”计数器的时钟脉冲，进位脉冲 最终用CD4081的又一个与门来实现，同样是采用CD4511来驱动七位LED数码管 显示出来，分计数器的设计原理图与秒计数器的设计原理图相同。见附图中图部分（四）、时计数、译码/驱动及显示部分的设计时计数和分计数的原理差不多，也是采用两个数码管、两个 CD4511和一 个CD4518来实现，将“分”计数器的进位脉冲送入“时”计数器，但是是计数 器采用的是24进制、且不需要进位脉冲，同样是采用 CD4511来驱动七位LED 数码管显示出来，以下即为分计数器的设计原理图。见附图中图部分其中秒、分、时计数器都用到芯片 CD4511 CD4518 C

11、D4081和数码管，下 面就针对秒、分、时的设计原理来介绍这些芯片的引脚及功能。数码管是数字钟的显示部分，由七段 LED和一个点构成，其引脚图如下T)CD4511是BCD®存/7段译码器/驱动器，常用的显示译码器件，MAX7219和他功能差不多AL A2 CT BI L£ A3 M GNDCD4511引脚功能：BI : 4脚是消隐输入控制端，当BI=0时，不管其它输 入端状态是怎么样的，七段数码管都会处于消隐也就是不显示的状态。LE:锁定控制端，当LE=0时，允许译码输出。LE=1时译码器是锁定保持状态，译码 器输出被保持在LE=0时的数值。LT: 3脚是测试信号的输入端，

12、当BI=1 ,LT=0时, 译码输出全为1,不管输入DCBA状态如何，七段均发亮全部显示。它主要用来 检测数7段码管是否有物理损坏。A1、A2、A3 A4为8421BCD3输入端。a、b、 c、d、e、f、g:为译码输出端，输出为高电平1有效。CD4518是十进制双BCD同步加法计数器，内含两个单元的加计数器，下 图为CD4518的引脚图及功能表。CD4518BMS, CD4520BMSTQ口 v'lE?：CLOCK AENABLE AQ1AQMQ3AQ4ARESET AVSSVDDRESETBQ4BQ3BQ2BQ1BENABLE 8CLOCK B引I®功能二引脚符号功能|1

13、 9CLOCK时钟输入端7 15RESET消除端2 10ENABLE计数允许控制端3 4 5 6Q1A-Q4A计数输出端11 12 13 14Q1B-Q4B计数输出端VSS地16)VDD电源正CD4518/CC451配二、十进制（8421编码）同步加计数器，内含两个单元的 加计数器，其功能表如真值表所示。每单个单元有两个时钟输入端CLK和EN可用时钟脉冲的上升沿或下降沿触发。 由表可知，若用ENABLE1号下降沿触发， 触发信号由EN端输入，CLK端置“0" ；若用CLC K信号上升沿触发，触发信号 由 CLC K 端输入，ENABLES3 "1"。RESE琳是清

14、零端，RESETS “1” 时， 计数器各端输出端Q1Q4均为“0”，只有RESETS3 "0”时，CD4518才开始 计数。yds838电子-技术资料-电子元件-电路图-技术应用网站-基本知识-原理- 维修-作用-参数-电子元器件符号CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1, Q4为0时，每输入一个时钟脉冲，计数单元 Q2翻转一次；当 Q1=Q2=1M,每输入一个时钟脉冲 Q3翻转一次；当 Q1=Q2=Q3=或Q1=Q4=1M, 每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“ 0”态）开始计数，每输 入10个时钟脉冲，计数单元便自动恢

15、复到“ 0”态。若将第一个加计数器的输出 端Q4A作为第二个加计数器的输入端 ENB的时钟脉冲信号，便可组成两位 8421 编码计数器，依次下去可以进行多位串行计数。4、校时控制电路的设计分时校准电路的原理是一样的。均是采用瓷片电容103和与门电路用开关来 实现的。平常计时状态下，开关处于断开状态，当需要校时时，按下开关，1、2是低电平，3引脚输出高电平，此时8引脚送入时钟脉冲，则10输出低电平，那 么4输出一定是高电平，而且这个高电平被送入 CD4518的1号时钟引脚，此时 “分”必定加1,同理，若连续按下开关则“分”就会连续加 1,即完成分校时。时校时电路的原理和分校时是一样的，不多做解释

16、5、数码管显示电路的设计用CD4511和CD4518配合数码管组成一个一位计数显示电路，如下图所示:若要多位计数，只需将计数器级联，LED数码管即可。所谓共阴LED数码 管是指7段LED的阴极是连在一起的，在应用中应接地。限流电阻要根据电源 电压来选取，电源电压5V时可使用300Q的限流电阻。Wlrm3.2仿真结果与分析数字电子钟的逻辑框图如图9所示。它由555集成芯片构成的振荡电路、分频器、 计数器、显示器和校时电路组成。555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送 入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。H>-cP u - ill -。 Q

17、 Q D0 QQ 0U20U15!r餐中U照15 T.lEmLU 7 TiLB43AJH每当数字钟计时快要到整点时发出声响， 通常按照4低音1高音的顺序发出 间断声响，以最后一声高音结束的时刻为整点时刻。 设4声低音(约500Hz) 分别发生在59分51秒、53秒、55秒及57秒，最后一声高音(约1KHN 发生在59分59秒，它们的持续时间均为1秒。根据以上设定可得到电台正点报时时的分十位状态Q2M2Q0M2=1(10101),分个位的状态为 Q3M1Q0M1= 11001),秒十位状态为 Q2S2Q0S2=1(10101),秒个位的状态为Q0S1=1(1、3、5、7、9)。而发低音还是高音只

18、与秒个位 有关，根据设定可列表如表1所示：由表中的状态可总结出如下结论：秒个位的第三位Q3S1可用来作为鸣低音或高音的控制信号，即Q3s1=0时，输入500Hz的低频信号至音响电路Q3s1=1时，输入1kHz的高频信号至音响电路。四、本设计改进建议(1)七段显示器与七段译码器的测量把显示器与CC4511相连，第一次接时，数码管完全没有显示数字，检查后发现 是数码管未接地而造成的，接地后发现还是无法正确显示数字，用万用表检测后， 发现是因芯片引脚有些接触不良而造成的， 所以确认芯片是否接触良好是非常重 要的一件事。(2)时间计数电路的连接与测试六进制、十进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯 片就可以解决了。但在六十进制时，按图接线后发现，显示器上的数字总是100进制的，而不是六十进制，检测后发现无论是线路的连通还是芯片的接触都没有 问题。最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常 了。(3)校正电