数字电子技术基础—试题—选择

1、选择题：（选择一个正确的答案填入括号内每题3分1 .设图1中所有触发器的初始状态皆为0,找出图中触发器在时钟信号作用下，输出电压波形恒为 的是：（C ）图。A B C2 .下列几种TTL电路中，输出端可实现线与功能的电路是（A或非门B、与非门C异或门D、OCH3 .对CMOS1非门电路，其多余输入端正确的处理方法是（A通过大电阻接地（1.5KQ ） B、悬空C通过小电阻接地（1KQ） D、通过电阻接 V CC则该电路为（C）。4 .图2所示电路为由555定时器构成的（A ）。A施密特触发器 B、多谐振荡器C单稳态触发器D、T触发器5 .请判断以下哪个电路不是时序逻辑电路（ C）。A、计数器B、

2、寄存器C译码器D、触发器6 .下列几种A/D转换器中，转换速度最快的是（A ）。A并行A/D转换器B、计数型A/D转换器C逐次渐进型 A/D转换器D、双积分A/D转换器7 .某电路的输入波形 u I和输出波形u O如图3所示,U|UqA、施密特触发器 B、反相器C单稳态触发器 D、JK触发器8.要将方波脉冲的周期扩展10倍，可采用（C ）。A、10级施密特触发器 B、10位二进制计数器C十进制计数器 D、10位D/A转换器9、已知逻辑函数 ？=乩5 +咫+比与其相等的函数为（D ）。A、;卜;B _ 工-C、D>胡一|_10、一个数据选择器的地址输入端有3个时，最多可以有（C ）个数据信

3、号输出。A、4 B、6 C、8 D、161、在四变量卡诺图中，逻辑上不相邻的一组最小项为：（ D ）A、m 1 与 m 3 B、m 4 与 m 6C m 5 与m 13 D、m 2 与 m 82、L=AB+C的对偶式为：（B ）A、A+BC ; B、（ A+B ） C ; C、A+B+C ; D、ABC ;3、半加器和的输出端与输入端的逻辑关系是（D ）A、 与非B、或非C、与或非D、异或4、TTL集成电路74LS138是3 / 8线译码器，译码器为输出低电平有效，若输入为 0=ioi时，输出：力“匕八4 丫？ l 丫。为（b）。5、属于组合逻辑电路的部件是（ A ）。A编码器B、寄存器C、触

4、发器D、计数器6.存储容量为8KX 8位的RO昭储器，其地址线为（C ）条。A 8 B、12 C、13 D、14C ） VA 1.28 B、1.54 C、1.45 D、1.568、T触发器中，当T=1时，触发器实现（C ）功能。A 置1 B、置0 C、计数D、保持9、指出下列电路中能够把串行数据变成并行数据的电路应该是（ C ）。A JK触发器B、3/8线译码器C移位寄存器 D、十进制计数器10、只能按地址读出信息，而不能写入信息的存储器为（ B ）。A RAM B、ROM C PROM D EPROM1 .以下式子中不正确的是（ C ）a . 1?A= Ab . A+ A=Ac . A+B

5、=A+Bd . 1 + A= 12 .已知Y = AB + B +Ab下列结果中正确的是（C ）a . Y= Ab . Y= Bc . Y= A+ Bd . Y = A +B3 . TTL反相器输入为低电平时其静态输入电流为（ C ）a . 3mAb . + 5mAc . 1mAd . 7mA4 .下列说法不正确的是（C ）a .集电极开路的门称为 OC门b .三态门输出端有可能出现三种状态（高阻态、高电平、低电平）c . OC门输出端直接连接可以实现正逻辑的线或运算d利用三态门电路可实现双向传输5 .以下错误的是（B ）a .数字比较器可以比较数字大小b .实现两个一位二进制数相加的电路叫全

6、加器c .实现两个一位二进制数和来自低位的进位相加的电路叫全加器d .编码器可分为普通全加器和优先编码器6 .下列描述不正确的是（ A ）a.触发器具有两种状态，当 Q=1时触发器处于1态b.时序电路必然存在状态循环c .异步时序电路的响应速度要比同步时序电路的响应速度慢d.边沿触发器具有前沿触发和后沿触发两种方式，能有效克服同步触发器的空翻现象7 .电路如下图（图中为下降沿Jk触发器），触发器当前状态Q3 Q2 Qi为“011”，请问时钟作用下，触发器下一状态为（ B ）a. “110”b. “100”c. “010”d. “ 000”8、下列描述不正确的是（ A ）a .时序逻辑电路某一时

7、刻的电路状态取决于电路进入该时刻前所处的状态。b.寄存器只能存储小量数据，存储器可存储大量数据。c.主从JK触发器主触发器具有一次翻转性d.上面描述至少有一个不正确9.下列描述不正确的是（B ）a. EEPROM具有数据长期保存的功能且比EPROM使用方便b.集成二一十进制计数器和集成二进制计数器均可方便扩展。c.将移位寄存器首尾相连可构成环形计数器d.上面描述至少有一个不正确1,将代码8421转换为二进制数（ B ）。A、（ 01000011 ） 2B、（01010011） 2C、（）2D、（）22,函数F = A B + AB的对偶式为（ A ）。A、 ( A + B )(A + B)B、

8、A + B,A+B;C、 A+B,A +BD、(A + B)(A+b)3.有符号位二进制数的原码为（11101）,则对应的十进制为（A、-29B、+29C、-13D、+134 .逻辑函数 Y = AC +ABD +BCD（E + F）的最简的与或式（ B ）A、AC+BD ; B、AC + ABDC、AC+B D、A+BD5 .逻辑函数的F= AB + AB + BC的标准与或式为( A )。A、Z (2,3,4,5,7)B、工(1,2,3,4,6)C、工(0,123,5)D、Z (34,5,6,7)6 .逻辑函数Y (A, B, C) =£ (0,2,4,5)的最简与或非式为( A

9、 )。A、AC+ABB、AB + AC1.A.2.A.C、Ac+AbD、ab + ac+bc7.逻辑函数 Y (A, B, CA、C、D） =£ （1,2,4,5,6,9）其约束条件为AB+AC=0则最简与或式为BC CD CDAC8.下图为A、09.下图为A、 1B、BC+CD+ACD ；D CD CDTTL逻辑门，其输出B、 1D、C、 A + BOD门组成的线与电路其输出B、0C、 B10.下图中触发器的次态方程Qn+1 为(A、AB、0nC、Q11. RS触发器要求状态由0A、RS=0112.电源电压为 Vt 为（A、4VB、 RS=X1AB BD ACD、 A*BD、A B

10、D、Qn1其输入信号为（A ）。C、 RS=x0D、RS=10+ 12V的555定时器、组成施密特触发器，控制端开路，则该触发器的回差电压A )。B、6V13.为了将三角波换为同频率的矩形波,A、施密特触发器C、多谐振器十进制数 1001011 二进制数3285转换为二进制数为（B、D、DC、8V应选用（ 单稳态触发器 计数器）D、12VB )。>1.1010011 C11011转换为十进制数为（4. 8421BCD码110011 . 001表示十进制为A. 33.2 B.51.0125 C . 63.21100101).64A )D.51.21015.在下列一组数中，与 （111001

11、）2相等的数是（CA. (34)化B. (65) 8C.(57万06.A.卜列数码均代表十进制数0110;6,其中按余 1100;3码编码的是7.A.“异或”逻辑与以下哪种逻辑是非的关系“与”逻辑 B . “或”逻辑C. 1001(C )“同或”逻辑8.F1 =bC+bc与F2 =bc+bC两函数的关系为（ C ）RlA.，9. nA. 2n相同 B.对偶 C.反函数个变量，有多少个最小项（A ）10 .利用三极管的截止状态和什么状态实现开关电路的断开和接通（ C ）A.放大状态B .击穿状态C.饱和状态D .导通状态11 . TTL门电路是采用以下什么设计的门电路（ A ）A.双极型三极管

12、B .单极型 MO密 C .二极管 D .三态门14 .逻辑电路的分析任务是（D ）A.给定功能，通过一定的步骤设计出电路B .研究电路的可靠性C.研究电路如何提高速度D .给定电路，通过一定的步骤说明电路的功能15 .组合逻辑电路不含有（A）A.记忆能力的器件.门电路和触发器C .门电路16.常用的一种3-8线译码器是（B ）A. 74148 B , 74138 C . 7448 D 17.74138 是（B ）A.时序逻辑器件B .组合逻辑器件C .定时器件18 .共阳型七段数码管各段点亮需要（C ）A.高电平 B .接电源 C.低电平D19 .由门电路组成的全加器是（B ）.74151D

13、 .整形器件接公共端A.时序逻辑器件 B .组合逻辑器件C .脉冲逻辑器件D ,以上答案都不正确20. TTL门电路的工作电源一般是(B )A. 25 v B . +5V C , 3V 18V22.输入100Hz脉冲信号，要获得A. 100进制 B . 10进制23 .时序逻辑电路设计的任务是（10Hz的输出脉冲信号需要用多少进制计数器实现（C . 50进制 D . 5进制A ）A.给定功能，通过一定的步骤设计出时序电路B .研究电路的可靠性C.研究电路如何提高速度D .给定电路，通过一定的步骤说明电路的功能24 .计数器是（A ）A.时序逻辑器件B .组合逻辑器件.整形器件25 .以下何种电

14、路具有记忆能力（ CA.门电路 B .组合逻辑电路26 .时序逻辑电路一般可以分两类，即（A.组合逻辑电路和时序逻辑电路时序逻辑电路 D .多谐振荡电路C.同步型和异步型28 .时序逻辑电路通常由门电路和（A. 存储电路 B.寄存器）.门电路和触发器.模拟电路和数字电路 组成。C.译码器29.利用定时器555可以设计实现（B ）A.全加器 B .多谐振荡器C .寄存器1、8421BCD码01101001.01110001转换为十进制数是:A: 78.16B: 24.252、最简与或式的标准是：（C ）C:D(69.71.译码器）D: 54.56A:表达式中乘积项最多，且每个乘积项的变量个数最多

15、 个乘积项的变量个数最多C:表达式中乘积项最少，且每个乘积项的变量个数最少 个乘积项的变量个数最多3、用逻辑函数卡诺图化简中，四个相邻项可合并为一项，它能:B:D:表达式中乘积项最少，且每表达式中乘积项最多，且每ABCA:消去1个表现形式不同的变量，保留相同变量B:消去2个表现形式不同的变量，保留相同变量C:消去 3个表现形式不同的变量，保留相同变量D:消去4个表现形式不同的变量，保留相同变量4、已知真值表如表1所示，则其逻辑表达式为：A: A B-CB : AB + BCC: AB + BCD: ABC （A+B+C）5、函数 F（A, B, C）=AB+BC+AC 的最小项表达式为：000

16、000110101表10110(A )1001101011001111(B )A: F(A,B,C尸汇m(0,2,4)B: F(A,B,C尸汇m(3,5,6,7)C: F(A,B,C尸Em(0,2,3,4)D: F(A,B,C尸Em(2,4,6,7)6、欲将一个移位寄存器中的二进制数乘以(32) 10需要( C )个移位脉冲。A: 32B:10C: 5D: 67、已知74LS138译码器的输入三个使能端（出丫7丫°是：（C ）E1=1, E2a=E2b=0)时，地址码 A2A1A0=011,则输A:Qn 1 . Qn8、要实现Q -QJK触发器的J、K取值应是:A: J=0, K=0

17、9、能够实现线与功能的是:A : TTL与非门B: J=0, K=1(B )B:集电极开路门(D )C: J=1, K=0C:三态逻辑门D: J=1, K=1D: CMOS逻辑10、个四位串行数据，输入四位移位寄存器, 位并行数据输出。时钟脉冲频率为1kHz,经过（B）可转换为4A : 8msB : 4msC: 8dsD: 4ds11、 表2A:B:C:D:12、(AA:B:C:D:A.C.表2所列译码器 选择器 优先编码器 比较器图1所示为)11000110011011110101 图1(747.2)(3D7.1)1616真值表的逻辑输入输出I7I6 I5 I4I3I2 I1I0丫2 丫1丫

18、01XXXXXXX11101 X XXXXX11000 1 xXXXX10100 0 1XXXX100函淅阳罗辑用路佟1,号苇增的11001 0? 00 1 xX010001 0 1 00t 0 1X00十1功能所表示的逻辑器件是C4s4s3s2S1 结果2个4位二进制数相加的串0 01 0 0 电 耳1 10 0 B,0 1000A, B, -B. (1E7.2) 16D. (F31.2) 162. 和逻辑式 AC +BC + Ab相等的式子是（A ）A. AC+BB. BCC. BD. A BC3. 32位输入的二进制编码器，其输出端有(D ) 位。A. 256 B. 128 C. 4 D

19、. 54. n位触发器构成的扭环形计数器，其无关状态数为个（B ）A. 2n-nB. 2n-2nC. 2nD. 2n-15. 4个边沿JK触发器，可以存储（A ） 位二进制数A. 4B. 8C. 166.三极管作为开关时工作区域是A饱和区+放大区C.放大区+击穿区（D ）B.击穿区+ 截止区D.饱和区+ 截止区7 .下列各种电路结构的触发器中哪种能构成移位寄存器（A.基本RS触发器B.同步RS触发器C ）C.主从结构触发器8 .施密特触发器常用于对脉冲波形的（ C ）A.定时B.计数C.整形1 .在四变量卡诺图中，逻辑上不相邻的一组最小项为：（ D ）A m i 与 m 3B. m 4 与 m

20、 6C. m 5 与 m i3D. m 2 与 m 82 . L=AB+C的对偶式为：（B ）A . A+BCB . （A+B）CC . A+B+CD. ABC3 .属于组合逻辑电路的部件是（ A ）。A编码器B.寄存器C.触发器D.计数器4 . T触发器中，当T=1时，触发器实现（C ）功能。A置1B.置0C.计数D.保持5 .指出下列电路中能够把串行数据变成并行数据的电路应该是（C ）。A JK触发器B. 3/8线译码器C.移位寄存器D.十进制计数器6 .某电路的输入波形 ui和输出波形uo下图所示，则该电路为（ C ）。A施密特触发器C.单稳态触发器7 .三极管作为开关时工作区域是A饱和

21、区+放大区C.放大区+击穿区8 .反相器D. JK触发器（D ）B.击穿区+ 截止区D.饱和区+ 截止区8.已知逻辑函数尤+肥与其相等的函数为（d）。B.C.一二 D.乙 l9 . 一个数据选择器的地址输入端有3个时，最多可以有（C ）个数据信号输出。A 4B. 6C. 810 .用触发器设计一个 24进制的计数器，至少需要A 3 B . 4C . 61. 下列电路中不属于时序电路的是_C。A.同步计数器B.异步计数器2. CT74LS290计数器的计数工作方式有 一JD. 16（D ）个触发器。D . 5C.组合逻辑电路D.数据寄存器种。A. 1B. 23. 3线一8线译码器有 一A一。C.

22、 3D. 4A. 3条输入线，8条输出线C. 2条输入线，8条输出线B. 8条输入线，3条输出线D. 3条输入线，4条输出线4 . 一个五位的二进制加法计数器，初始状态为00000 ,问经过201个输入脉冲后，此计数器的状态为 D 。A. 00111B. 00101C. 01000D. 010015 .若将一 TTL异或门输入端 A、B当作反相器使用，则 A、B端的连接方式为A 。B. A或B中有一个接0A . A或B中有一个接1C. A和B并联使用D .不能实现6.卜列各种电路结构的触发器中哪种能构成移位寄存器（7.A基本RS触发器C.主从结构触发器逻辑函数 F(A,B,C) = AB+B

23、C+AC'A. F(A,B,C)=汇m(0,2,4)C. F(A,B,C)= Em (0,2,3,4)B.同步RS触D. SR锁存器的最小项标准式为（D )。B. F(A,B,C)= Bm(1,5,6,7)D. F(A,B,C)=汇m(3,4,6,7)8.设计一个把十进制转换成二进制的编码器，则输入端数A M=N=10B. M=1Q N=2C.M=10,M和输出端数,N=4N分别为（D. M=1QC )N=39.数字电路中的工作信号为（BA直流信号C.随时间连续变化的电信号B.10. L=AB+C的对偶式为：（A ）1.A A+BC数字电路中的工作信号为（A.随时间连续变化的电信B.(

24、A+B)CBC. A+B+CB.脉冲信号D. ABCC.直流信号2.逻辑符号如图一所示，当输入A. “1”A =" 0",输入B. “0”B为方波时,则输出C.方波F应为（C3.逻辑图和输入 A, B的波形如图二所示，分析"0"_TL_TLA>1A=1B图一）。图二在t1时刻输出F为（4.A. “1”图三逻辑电路为（A,与非门B. “ 0”)。C.任意B.与门C.或门D,或非门5.(逻辑电路如 图二D ）。图四所示，输入 A=0B= 1, C=1,则输出图四F1和F2分别为A. F1 =0,F2=0B. F1 =0,F2=1C. Fi=1,F2=1

25、D. F1 =1,F2=06.F =AB+BC+CA 的“与非”逻辑式为（A. F =AB+BC +C AB. F=AB BCCAC. F = AB BC CA7.逻辑电路如图五所示，其逻辑功能相当于一个（ C ）。B. “导或”门C. “与或非”门A. “与”非门图五8 .与二进制数相应的十进制数为（A. 1109 .时序逻辑电路中一定是含（A.触发器B.B.C ）。）210）组合逻辑电路C. 17010 .用n个触发器构成计数器，可得到最大计数长度是（B. 2nC.移位寄存器D ）nC. 2D.译码器D. 2n-11.已知某电路的真值表如下表所示，则该电路的逻辑表达式为（A Y =CC. Y = AB CD. Y = BC CABCYABCY00001000001110110100110101111111B. Y =ABC2.三输入、八输出译码器，对任一组输入值其有效输出个数为（A. 3个B. 8个C.1个D.11个3.JK触发器要实现Qn+1=1时，J、K端的取值为（D ）。A. J=0,K=1B. J=0,K=0C.J=1,K=1D.J=1,K=04.逻辑函数F=A份（A旨B）=（ A ）。A. BB. AC.A- BD.（A 二 B）5.五个D触发器构成环