微原CH2微处理器结构

1、微机原理与接口技术微机原理与接口技术第二章 微处理器 通过本章的学习，应该掌握以下内容： 掌握8086/8088微处理器的结构及指令执行的操作过程 8086/8088在最大和最小模式下引脚功能 8086的操作时序 80 x86的实地址方式和虚地址方式 *2、1 8086/8088微处理器微处理器2、1、1 8086/8088微处理器的结构及执行程序的操作微处理器的结构及执行程序的操作过程过程8086：Intel系列的系列的16位微处理器，位微处理器，16条数据线、条数据线、20条条地址线，可寻址地址范围地址线，可寻址地址范围220=1MB，80868086工作时，只工作时，只要一个要一个 5V

2、 5V 电源和一个时钟，时钟频率为电源和一个时钟，时钟频率为5MHz5MHz 。8088：内部与：内部与8086兼容，也是一个兼容，也是一个16位微处理器，只位微处理器，只是外部数据总线为是外部数据总线为8位，所以称为位，所以称为准准16位微处理器位微处理器。它它具有包括乘法和除法的具有包括乘法和除法的1616位运算指令，所以能处理位运算指令，所以能处理1616位数据，还能处理位数据，还能处理8 8位数据。位数据。80888088有有2020根地址线，所以根地址线，所以可寻址的地址空间达可寻址的地址空间达2 22020即即1M1M字节。字节。 * AH AL BH BL CH CL DH DL

3、SPBPDISI通用寄存器通用寄存器运算寄存器运算寄存器ALU标志寄存器标志寄存器执行控执行控制电路制电路1 2 3 4 CS DS SS ES IP内部通用内部通用寄存器寄存器总线控总线控制器制器地址加地址加法器法器20位地址总线位地址总线8位位指令队列缓冲器指令队列缓冲器外外总总线线执行部件执行部件(EU)总线接口部件总线接口部件 ( BIU )8086/8088CPU结构图结构图AXBXDXCX控制器控制器16位位/8位数据总线位数据总线内内部部控控制制总总线线内部数据总线内部数据总线8086有有6个个*1、总线接口部件、总线接口部件功能：功能：（1）、取指令送到指令队列。）、取指令送到

4、指令队列。（2）、）、CPU执行指令时，到指定的位置取操作数，执行指令时，到指定的位置取操作数，并将其送至要求的位置单元中。并将其送至要求的位置单元中。总线接口部件的组成：总线接口部件的组成：（1）、四个段地址寄存器）、四个段地址寄存器 CS，16位代码段寄存器；位代码段寄存器； DS，16位数据段寄存器；位数据段寄存器； ES，16位附加段寄存器；位附加段寄存器； SS，16位堆栈段寄存器。位堆栈段寄存器。*（2）、）、16位指令指针寄存器位指令指针寄存器IP（PC）。）。（3）、）、20位的地址加法器。位的地址加法器。（4）、六字节的指令队列缓冲器）、六字节的指令队列缓冲器(8088是是4

5、个字节个字节)。说明：说明：（1）、指令队列缓冲器：在执行指令的同时，将取下）、指令队列缓冲器：在执行指令的同时，将取下一条指令，并放入指令队列缓冲器中。一条指令，并放入指令队列缓冲器中。CPU执行完一执行完一条指令后，可以指令下一条指令（流水线技术）。提条指令后，可以指令下一条指令（流水线技术）。提高高CPU效率。效率。（2）、地址加法器：产生）、地址加法器：产生20位地址。位地址。CPU内无论是段内无论是段地址寄存器还是偏移量都是地址寄存器还是偏移量都是16位的，通过地址加法器位的，通过地址加法器产生产生20位地址。位地址。*2、8086/8088CPU指令队列缓冲器指令队列缓冲器（1）、

6、通过地址加法器形成）、通过地址加法器形成20位地址，并将此地址送位地址，并将此地址送至程序存储器指定单元，从该单元取出指令字节，依至程序存储器指定单元，从该单元取出指令字节，依次放入指令队列中。次放入指令队列中。（2）、每当）、每当8086的指令队列中有的指令队列中有2个空字节个空字节(8088指令指令队列中有队列中有1个空字节个空字节)且且EU未要求未要求BIU与外部交换数据，与外部交换数据，总线接口部件就会自动取指令至队列中。总线接口部件就会自动取指令至队列中。（3）、执行部件从总线接口的指令队列首取出指令代）、执行部件从总线接口的指令队列首取出指令代码，执行该指令。码，执行该指令。（4）

7、、当队列已满，执行部件又不使用总线时，总线）、当队列已满，执行部件又不使用总线时，总线接口部件进入空闲状态。接口部件进入空闲状态。（5）、执行转移指令、调用指令、返回指令时，先清）、执行转移指令、调用指令、返回指令时，先清空队列内容，再将要执行的指令放入队列中。空队列内容，再将要执行的指令放入队列中。*3、执行部件、执行部件作用：作用：（1）、从指令队列中取出指令。）、从指令队列中取出指令。（2）、对指令进行译码，发出相应的控制信号。）、对指令进行译码，发出相应的控制信号。（3）、接收由总线接口送来的数据或发送数据至接口。）、接收由总线接口送来的数据或发送数据至接口。（4）、进行算术运算。）、

8、进行算术运算。执行部件的组成：执行部件的组成：（1）、四个通用寄存器）、四个通用寄存器AX、BX、CX、DX。 四个通用寄存器都是四个通用寄存器都是16位或作两个位或作两个8位来使用。位来使用。（2）、专用寄存器）、专用寄存器*SP-堆栈指针寄存器堆栈指针寄存器BP-基址指针寄存器基址指针寄存器DI-目的变址寄存器目的变址寄存器SI- 源变址寄存器源变址寄存器（3）、算术逻辑单元）、算术逻辑单元ALU 完成完成8位或者位或者16位二进制算术和逻辑运算，计算偏移量。位二进制算术和逻辑运算，计算偏移量。（4）、数据暂存寄存器）、数据暂存寄存器协助协助ALU完成运算，暂存参加运算的数据。完成运算，暂

9、存参加运算的数据。（5）、执行部件的控制电路）、执行部件的控制电路从总线接口的指令队列取出指令操作码，通过译码电路从总线接口的指令队列取出指令操作码，通过译码电路分析，发出相应的控制命令，控制分析，发出相应的控制命令，控制ALU数据流向。数据流向。*122,33,43,4,53,4,5取指令1取指令2取指令3取指令4取指令5读数据等待执行指令1执行指令2执行指令3 执行指令4队列队列BIUEU4,5取指令64、8086/8088执行指令的过程执行指令的过程*2、1、2 8086/8088寄存器结构寄存器结构IPFRBHCHDHAXCXBXDXALBLCLDLAHCSSSESDSSPBPDISI

10、指令指针寄存器标志寄存器累加器基地址寄存器计数寄存器数据寄存器数据段代码段堆栈段附加段栈指针寄存器基址指针寄存器目的址寄存器源变址寄存器控制控制寄存器寄存器数据数据寄存器寄存器段段寄存器寄存器指针指针寄存器寄存器变址变址寄存器寄存器 14个个16位寄存器位寄存器 包含通用寄存器和专用寄包含通用寄存器和专用寄 存器存器 通用寄存器：通用寄存器：AX、 BX、 CX、 DX 数据寄存器又可以分成数据寄存器又可以分成2个个 8位寄存器单独使用位寄存器单独使用 专用寄存器：指针寄存器、专用寄存器：指针寄存器、 控制寄存器、变址寄存器、控制寄存器、变址寄存器、 段寄存器、标志寄存器段寄存器、标志寄存器寄

11、存器用途AX字乘法、字除法、字I/OAL字节乘、字节除、字节I/O,十进制算术运算AH字节乘，字节除BX转移CX串操作，循环次数CL变量移位，循环控制DX字节乘，字节除，间接I/OSP:一端固定，一端活动，一端固定，一端活动， 遵循遵循 “先进后出先进后出”，“后进先出后进先出”原则；原则；BP：可以从下向上生长，也可以从可以从下向上生长，也可以从 上往下生长；上往下生长；8086/8088为从下为从下 往上生长往上生长*（6）、标志寄存器（）、标志寄存器（FR/PSW）16位寄存器，其中有位寄存器，其中有7位未用。位未用。D15D0 OF DF IF TF SF ZF AF PF CF进进借

12、借位位标标志志奇奇偶偶标标志志半半进进借借位位标标志志零零标标志志符符号号标标志志单单步步中中断断中断中断允许允许方方向向标标志志溢出标志溢出标志1-有进、借位有进、借位0-无进、借位无进、借位1-低低8位有偶数个位有偶数个10-低低8位有奇数个位有奇数个11-低低4位向高位向高4位有进、借位位有进、借位0-低低4位向高位向高4位无进、借位位无进、借位1-结果为结果为00-结果不为结果不为0判断运算结判断运算结果正负果正负串操作串操作* 地址总线：地址总线：20位位 寻址空间：寻址空间：220=1MB 寻址方式：物理地址（绝对地址）寻址方式：物理地址（绝对地址）=基基址（段地址）址（段地址）+

13、偏移地址（相对地址）偏移地址（相对地址）2、1、3 8086/8088存储器寻址存储器寻址地址加地址加法器法器16位段寄存器位段寄存器16位逻辑地址位逻辑地址000020位物理地址位物理地址段地址：偏移地址段地址：偏移地址段内偏移段内偏移段地址段地址物理地址物理地址00000逻辑地址逻辑地址段地址段地址偏移偏移地址地址000000000000FFFF0FFFF10000100000001000FFFF1FFFF34560000345603456FFFF4455FF0000000F0000F000FFFFFFFFFE0000000E0000E000FFFFEFFFF0000段段1000段段345

14、6段段E000段段F000段段*8086存储器的逻辑地址和物理地址存储器的逻辑地址和物理地址存储器中的每个存储单元都可以用两个形式的地址来存储器中的每个存储单元都可以用两个形式的地址来表示：表示：实际地址实际地址（或称（或称物理地址物理地址）和）和逻辑地址逻辑地址。实际地址：也称物理地址，是用唯一的实际地址：也称物理地址，是用唯一的20位二进制数位二进制数所表示的地址，规定了所表示的地址，规定了1M字节存储体中某个具体单字节存储体中某个具体单元的地址元的地址 。逻辑地址逻辑地址在程序中使用，在程序中使用，即：段地址、偏移地址即：段地址、偏移地址 。(4)物理地址的形成物理地址的形成物理地址有两

15、部分组成：段基址和偏移地址。物理地址有两部分组成：段基址和偏移地址。 重要重要*8086/8088CPU中有一个地址加法器，它将段寄存器提中有一个地址加法器，它将段寄存器提供的段地址自动乘以供的段地址自动乘以10H即左移即左移4位，然后与位，然后与16位的偏位的偏移地址相加，并锁存在物理地址锁存器中。如图所示。移地址相加，并锁存在物理地址锁存器中。如图所示。物理地址物理地址=段基址段基址 * 16 +偏移地址。偏移地址。段基址：段基址：CS、DS、ES、SS（存储于（存储于4个段寄存器中）。个段寄存器中）。偏移地址：偏移地址：IP、DI、SI、BP、SP等。等。段寄存器值段寄存器值偏移量偏移量

16、+物理地址物理地址16位位4位位16位位20位位存储器物理地址的计算方法存储器物理地址的计算方法* CS 0000 IP代码段代码段 DS或或ES 0000 SI、DI或或BX SS 0000 SP或或BP数据段数据段堆栈段堆栈段存储器存储器段寄存器和偏移地址寄存器组合关系段寄存器和偏移地址寄存器组合关系*8086/8088分段存储的特点分段存储的特点 在程序代码量、数据量不大的情况下，使得程序在程序代码量、数据量不大的情况下，使得程序处于同一个段内，即在处于同一个段内，即在64k范围内，减小指令的长度，范围内，减小指令的长度，提高指令运行的速度；提高指令运行的速度； 内存分段为程序的浮动分配

17、创造了条件；内存分段为程序的浮动分配创造了条件； 物理地址和形式地址不是一一对应；物理地址和形式地址不是一一对应； 各个分段之间可以重叠。各个分段之间可以重叠。*特殊内存区域特殊内存区域 在在8086/8088系统中，有些内存区域是固定的，用户不系统中，有些内存区域是固定的，用户不能随便使用：能随便使用： 中断矢量区：中断矢量区：00000H003FFH，共共 1k 字节，存放字节，存放256种中断类型的中断矢量，每个中断矢量占种中断类型的中断矢量，每个中断矢量占4个字节，共个字节，共2564=1024=1k 显示缓冲区：显示缓冲区：B0000HB0F9FH, 约约4000（25802）字节，

18、是单色显示器的显示缓冲区；存放文本方式下，字节，是单色显示器的显示缓冲区；存放文本方式下，显示字符显示字符ASCII码及属性码；码及属性码；B8000HBBF3FH约约16k，为彩色显示器的显示缓冲区，存放图形方式下，屏幕显为彩色显示器的显示缓冲区，存放图形方式下，屏幕显示像素的代码。示像素的代码。 启动区：启动区：FFFF0HFFFFFH，共，共16个单元，用以存放个单元，用以存放一条无条件转移指令的代码，转移到系统的初始化部分。一条无条件转移指令的代码，转移到系统的初始化部分。*2、1、4 8086/8088外部引脚外部引脚 封装形式：双列直插（封装形式：双列直插（DIP） 引脚：引脚：4

19、0个个 引脚组成：引脚组成： 电源、时钟、复位等电源、时钟、复位等 地址线、数据线、读写控制线地址线、数据线、读写控制线 I/O读写控制、中断管理等读写控制、中断管理等 工作模式：工作模式： 最大组态模式最大组态模式 最小组态模式最小组态模式*BHE/S7 HIGH（SSO） HLDA（RQ/GT1）01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDNMIINTRCLKGNDVCC（5V）AD14/A14AD13/A13AD12/A12AD11/A11AD10/A10AD9/A9

20、AD8/A8AD7AD6AD5AD4AD3AD2AD1AD0AD15/A15A16/S3A17/S4A18/S5A19/S6MN/MXRDHOLD（RQ/GT0）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086/8088 电源电源 地址地址/数据线数据线 地址地址/状态线状态线 控制线控制线模式选择模式选择读选通读选通准备就绪准备就绪中断请求中断请求复位复位时钟时钟*1、地址、地址/数据总线数据总线AD15-AD0：地址：地址/数据复用引脚，双向，三态。数据复用引脚，双向，三态。（8086/8088）AD15-

21、AD0：16位地址总线位地址总线A15-A0，输，输出访问存储器或出访问存储器或I/O的地址信息。的地址信息。（8086）AD15-AD0：16位数据总线位数据总线D15-D0，与存储，与存储器和器和I/O设备交换数据信息。设备交换数据信息。（8088）AD7-AD0：8位数据总线位数据总线D7-D0，与存储器和，与存储器和I/O设备交换数据信息。设备交换数据信息。地址地址/数据总线复用，分时工作。数据总线复用，分时工作。2、地址、地址/状态总线状态总线A19/S6-A16/S3A19/S6-A16/S3：地址：地址/状态总线复用引脚，输出，三态。状态总线复用引脚，输出，三态。*A19/S6-

22、A16/S3：输出访问存储器的：输出访问存储器的20位地址的高位地址的高4位位 地址地址A19-A16。A19/S6-A16/S3：输出：输出CPU的工作状态。的工作状态。A19/S6-A16/S3：分时工作，：分时工作，T1状态：输出地址的高状态：输出地址的高4 位信息；位信息；T2、T3、T4状态：输出状态信息。状态：输出状态信息。S6：指示：指示8086/8088当前是否与总线相连，当前是否与总线相连，S6=0，表示，表示 8086/8088当前与总线相连。当前与总线相连。S5：表明中断允许标志：表明中断允许标志IF的状态。的状态。S5=0，表示，表示CPU中中 断是关闭的，禁止一切可屏

23、蔽中断源的中断请求断是关闭的，禁止一切可屏蔽中断源的中断请求; S5=1，表示，表示CPU中断是开放的，允许一切可屏蔽中断是开放的，允许一切可屏蔽 中断源的中断申请。中断源的中断申请。S4、S3：指出当前使用段寄存器的情况。：指出当前使用段寄存器的情况。* S4、S3组合所对应的段寄存器情况组合所对应的段寄存器情况 S4 S3 段寄存器段寄存器 0 0 当前正在使用当前正在使用ES 0 1 当前正在使用当前正在使用SS 1 0 当前正在使用当前正在使用CS 1 1 当前正在使用当前正在使用DS3、控制总线、控制总线(1)、BHE/S7 (8086)：高：高8位数据总线允许位数据总线允许/状态复

24、用引状态复用引 脚。在总线周期的脚。在总线周期的T1状态，此引脚输出状态，此引脚输出BHE信号信号, 表示高表示高8位数据线位数据线D15-D8上的数据有效。上的数据有效。Bus High Enable*在在T2、T3、TW和和T4状态时，此引脚输出状态时，此引脚输出S7状态信号状态信号.BHE、A0组合：组合： BHE A0 总线使用情况总线使用情况 0 0 从偶地址单元开始，在从偶地址单元开始，在16位数据总线上进行字传送位数据总线上进行字传送 0 1 从奇地址单元开始，在高从奇地址单元开始，在高8位数据总线上进行字节传送位数据总线上进行字节传送 1 0 从偶地址单元开始，在低从偶地址单元

25、开始，在低8位数据总线上进行字节传送位数据总线上进行字节传送 1 1 无效无效S7：无定义：无定义SS0/HIGH (8088):在最大模式中，为高电平；在最大模式中，为高电平； 在最小模式中，输出在最小模式中，输出SS0信号，此信号与其它信信号，此信号与其它信号合作将总线周期的读号合作将总线周期的读/写动作。写动作。*SS0：系统状态信号，输出，与：系统状态信号，输出，与IO/M线和线和DT/R一起，一起，反映反映8088当前总线周期的状态：当前总线周期的状态：IO/M DT/R SS0 性能性能 1 0 0 中断响应中断响应 1 0 1 读读I/O端口端口 1 1 0 写写I/O端口端口

26、1 1 1 暂停（暂停（Halt) 0 0 0 取指令操作码取指令操作码 0 0 1 读存储器读存储器 0 1 0 写存储器写存储器 0 1 1 无源无源 8088特有特有*（2）RD：读信号，三态输出，低电平有效。：读信号，三态输出，低电平有效。 RD=0，表示当前，表示当前CPU正在对存储器或正在对存储器或I/O端口进端口进 行读操作。行读操作。（3）WR：写信号，三态输出，低电平有效。：写信号，三态输出，低电平有效。 WR=0，表示当前，表示当前CPU正在对存储器或正在对存储器或I/O端口进端口进 行读操作。行读操作。（4）M/IO：存储器或：存储器或IO端口访问信号，三态输出。端口访问

27、信号，三态输出。 M/IO=1，表示，表示CPU正在访问存储器；正在访问存储器；M/IO=0， 表示表示CPU正在访问正在访问IO端口。（端口。（8086）（5）READY：准备就绪信号，输入，高电平有效。：准备就绪信号，输入，高电平有效。 READY=1，表示，表示CPU访问的存储器或访问的存储器或IO端口已端口已 准备好传送数据。若准备好传送数据。若CPU在总线周期在总线周期T3状态检测状态检测 到到READY=0，表示未准备好，表示未准备好，CPU自动插入一个自动插入一个 或多个等待状态或多个等待状态TW，直到，直到READY=1为止。为止。*（6） TEST：测试信号，输入，低电平有效

28、。当：测试信号，输入，低电平有效。当CPU 执行执行WAIT指令时，每隔个时钟周期对指令时，每隔个时钟周期对TEST进进 行一次测试行一次测试,若若TEST=1,继续等待继续等待,直到直到TEST=0。（7）MN/MX：工作模式选择信号，输入。：工作模式选择信号，输入。 MN/MX=1，表示，表示CPU工作在最小模式系统；工作在最小模式系统； MN/MX=0，表示，表示CPU工作在最大模式系统。工作在最大模式系统。（8）CLK：主时钟信号，输入，：主时钟信号，输入，5MHz。（9）NMI：非屏蔽中断请求信号，输入，上升沿触发：非屏蔽中断请求信号，输入，上升沿触发. 该请求信号不受该请求信号不受

29、IF状态的影响，也不能用软件屏状态的影响，也不能用软件屏 蔽，一旦该信号有效，则执行完当前指令后立即蔽，一旦该信号有效，则执行完当前指令后立即 响应中断。响应中断。*（10）RESET：复位信号，输入，高电平有效。要求：复位信号，输入，高电平有效。要求 保持保持4个时钟周期以上。复位时：个时钟周期以上。复位时：FR、IP、DS、 SS、ES为为0，CS=0FFFFH，复位后，复位后CPU从从 FFFF0H处开始处开始 执行。执行。（11）INTR：可屏蔽中断请求信号，输入，高电平有：可屏蔽中断请求信号，输入，高电平有 效。当效。当INTR=1，表示外设向，表示外设向CPU发出中断请发出中断请

30、求，求，CPU在当前指令周期的最后一个在当前指令周期的最后一个T状态去状态去 采样该信号，若此时，采样该信号，若此时，IF=1，CPU响应中断，响应中断， 执行中断服务程序。若执行中断服务程序。若IF=0，则该中断请求被，则该中断请求被 屏蔽，不被响应。屏蔽，不被响应。（12）引脚）引脚24-31与工作模式有关。与工作模式有关。*2.2 8086/8088CPU2.2 8086/8088CPU工作模式和引脚工作模式和引脚最小工作模式：最小工作模式：系统中只有一个处理器，所有的控制线都由8086/8088产生，系统中的总线控制逻辑电路被减到最少，适用于规模较小的微机应用系统；最大工作模式：最大工

31、作模式：系统中包含至少2个微处理器，其中一个为主处理器，即8086/8088CPU，其他微处理器称为协处理器；协处理器：数值协处理器 8087 输入输出协处理器 8089 *（1）INTA：中断响应信号，输出，低电平有效。表示：中断响应信号，输出，低电平有效。表示CPU响应了外设发来的中断申请信号响应了外设发来的中断申请信号INTR，通知中断，通知中断源，以便提供终端类型码，两个连续的负脉冲。源，以便提供终端类型码，两个连续的负脉冲。（2）ALE：地址锁存允许信号，输出，高电平有效。：地址锁存允许信号，输出，高电平有效。用来锁存地址信号用来锁存地址信号A15-A0到地址锁存器到地址锁存器828

32、2/8283中，分中，分时使用时使用AD15-AD0地址地址/数据总线。不能被浮空。数据总线。不能被浮空。（3）DEN：数据允许信号，三态输出，低电平有效。：数据允许信号，三态输出，低电平有效。向数据总线收发器向数据总线收发器8286发送一个控制信号，表示发送一个控制信号，表示CPU已准备好接收或发送一项数据。已准备好接收或发送一项数据。2.2.1 8086/8088CPU2.2.1 8086/8088CPU最小工作模式下的引脚最小工作模式下的引脚*（4）DT/R：数据发送：数据发送/接收控制信号，三态输出。此接收控制信号，三态输出。此信号控制数据总线上的收发器信号控制数据总线上的收发器828

33、6的数据传送方向，的数据传送方向，DT/R=1，发送数据，发送数据-写操作；写操作；DT/R=0，接收数据，接收数据-读读操作。操作。（5 5）M/IO：存储器或：存储器或IO端口访问信号，三态输出。端口访问信号，三态输出。 M/IO=0，表示，表示CPU正在访问存储器；正在访问存储器；M/IO=1， 表示表示CPU正在访问正在访问IO端口。（端口。（8088）（6）HOLD：总线保持请求信号，输入，高电平有效。：总线保持请求信号，输入，高电平有效。系统中其他总线部件向系统中其他总线部件向CPU发来的总线请求信号发来的总线请求信号.（7）HLDA：总线请求响应信号，输出，高电平有效。：总线请求

34、响应信号，输出，高电平有效。当当HLDA有效时，表示有效时，表示CPU对其它控制器的总线请求作对其它控制器的总线请求作出响应，与此同时，所有与三总线相接的出响应，与此同时，所有与三总线相接的CPU的线脚的线脚呈现高阻抗状态，从而让出总线。呈现高阻抗状态，从而让出总线。*2.2.2 8086/8088CPU2.2.2 8086/8088CPU最小工作模式系统结构最小工作模式系统结构8284READYRESETALEA19A16AD15AD0BHEDENHOLDHLDAINTRINTAWRM/IODT/RRDMN/MX+5VSTB80868282地址锁存器地址锁存器数据缓冲器数据缓冲器8286地址

35、总线地址总线数据总线数据总线控制总线控制总线CLK典型配置典型配置特点特点 MN/MX 端接端接+5V 有一片有一片8284，时钟发生器，时钟发生器 有地址锁存器有地址锁存器8282/ 74LS373 有数据缓冲器（总线收发有数据缓冲器（总线收发器）器）8286/74LS245 根据地址根据地址/数据位数，增加数据位数，增加8282或或8286片数片数*（1）QS1、QS2 (Instruction Queue Status):指令队列状态信号，指令队列状态信号，输出，允许外部追踪输出，允许外部追踪8086/8088内部内部CPU指令队列。指令队列。 QS1 QS2 含义含义 0 0 无操作无

36、操作 0 1 将指令首字节送入指令队列将指令首字节送入指令队列 1 0 队列为空队列为空 1 1 除第一个字节外，还取走了其余字节的指除第一个字节外，还取走了其余字节的指 令代码令代码2.2.3 8086/8088CPU2.2.3 8086/8088CPU最大工作模式下的引脚最大工作模式下的引脚当系统构成较大，存储器容量较大，当系统构成较大，存储器容量较大，I/O接口较多，需要两个以上接口较多，需要两个以上微处理器的时候，外部总线需要由两片以上的微处理器分时控制，微处理器的时候，外部总线需要由两片以上的微处理器分时控制，这就需要这就需要8086/8088工作于最大模式。此时工作于最大模式。此时

37、， MN/MX端接地端接地*（2）S2、S1、S0：总线周期状态信号，三态输出。：总线周期状态信号，三态输出。 S2、S1、S0状态信号的编码状态信号的编码 S2 S1 S0 操作过程操作过程 产生信号产生信号(总线控制器总线控制器8288） 0 0 0 发中断响应信号发中断响应信号 INTA 0 0 1 读读I/O端口端口 IORC 0 1 0 写写I/O端口端口 IOWC 0 1 1 暂停暂停 无无 1 0 0 取指令取指令 MRDC 1 0 1 读存储器读存储器 MRDC 1 1 0 写存储器写存储器 AMWC 1 1 1 过渡状态过渡状态 无无说明：说明：8088在在T1状态期间，发出

38、控制信号，开始一个总线周期，在状态期间，发出控制信号，开始一个总线周期，在T3或或Tw期间返回到过渡状态（期间返回到过渡状态（111），表示一个总线周期的结束。），表示一个总线周期的结束。*（3）LOCK：总线封锁信号，三态输出，低电平有效。：总线封锁信号，三态输出，低电平有效。LOCK=0，CPU不允许其它控制器占用总线。当不允许其它控制器占用总线。当CPU处于处于DMA响应状态时，该引脚浮空。响应状态时，该引脚浮空。 （4）RQ/GT0、RQ/GT1：总线请求信号（输入）：总线请求信号（输入）/总总线请求允许信号（输出），双向，低电平有效。由线请求允许信号（输出），双向，低电平有效。由外部

39、设备向外部设备向CPU请求占用总线。请求占用总线。 工作过程：工作过程： （1）其他设备向）其他设备向8088发送一个时钟周期宽度的脉冲信号，表示总线请求发送一个时钟周期宽度的脉冲信号，表示总线请求; （2）8088 CPU 在当前在当前T4或者下个总线周期的或者下个总线周期的T1状态，输出一个时钟周期状态，输出一个时钟周期宽度的脉冲信号，表示接收响应，从下个周期开始，宽度的脉冲信号，表示接收响应，从下个周期开始，CPU释放总线；释放总线； （3）当外设使用完毕后，向）当外设使用完毕后，向CPU发送一个时钟周期宽度的脉冲信号，表发送一个时钟周期宽度的脉冲信号，表示总线请求结束，下个周期示总线请

40、求结束，下个周期8088开始控制总线。开始控制总线。*2.2.3.1 2.2.3.1 总线控制器总线控制器82888288作用：专用于作用：专用于8086/8088微处理器最大工作模式下系统中微处理器最大工作模式下系统中 的总线协调控制而设计的。的总线协调控制而设计的。状态状态译码器译码器逻辑逻辑控制器控制器命令命令信号信号发生器发生器控制控制信号信号发生器发生器IOB 1CLK 2S1 3DT/R 4ALE 5AEN 6MRDC 7AMWC 8MWTC 919 S018 S217 MCE/PDEN16 DEN15 CEN14 INTA13 IORC12 AIOWC11 IOWCGND 102

41、0 VCC8288S0S1S2AENCLKCENIOBDEN DT/RALEMCE/PDENAMWCMRDCMWTCIORCINTAAIOWCIOWC*（1） S2、S1、S0：8288接收控制编码，进行译码，执行接收控制编码，进行译码，执行操作；（见前面）操作；（见前面）（2 2）AENAEN：输入，地址允许信号，用于多总线之间的同输入，地址允许信号，用于多总线之间的同步控制，当其无效时，步控制，当其无效时，82888288命令输出引脚进入高阻状命令输出引脚进入高阻状态；态；（3 3）CENCEN：输入，命令允许信号，当多片输入，命令允许信号，当多片82888288同时工作同时工作时，用作时

42、，用作片选信号片选信号；当其有效时，；当其有效时，允许允许82888288输出所有输出所有类型的控制信号类型的控制信号，当其为低电平时，当其为低电平时，禁止发控制信号禁止发控制信号，同时使同时使 DEN DEN 和和 PDEN PDEN 呈高阻状态，任何时候只有一个呈高阻状态，任何时候只有一个82888288的的 CEN CEN 为高电平。为高电平。总线控制器总线控制器82888288的引脚的引脚只有当只有当AEN 和和 CEN 都有效时，都有效时，8288才能正常输出才能正常输出命令和控制信号命令和控制信号*（4 4）IOB：输入，总线方式控制信号，高电平有效。当输入，总线方式控制信号，高电

43、平有效。当IOB=1IOB=1时，时，82888288工作于工作于I/OI/O总线方式总线方式，只能控制，只能控制 I/O I/O 总线总线和和I/OI/O端口；当端口；当IOB=0IOB=0时，时，82888288工作于工作于系统总线方式系统总线方式，可以，可以控制所有总线，一般设置控制所有总线，一般设置IOB=0IOB=0。（5 5）MRDC：输出，存储器读命令，从存储器读取数据到输出，存储器读命令，从存储器读取数据到总线；总线；（6 6）MWTC：输出，存储器写命令，将总线数据写入存储输出，存储器写命令，将总线数据写入存储器；器；（7 7）IORC：输出，：输出，I/OI/O端口读命令，

44、从端口读命令，从I/OI/O端口读取数据到端口读取数据到总线；总线；（8 8）IOWC：输出，：输出， I/OI/O端口写命令，将总线数据写入端口写命令，将总线数据写入I/OI/O端口；端口；*（9）AMWC 和和 AIOWC：存储器和存储器和 I/O 端口超前写命令端口超前写命令, 提前一个周期写入命令提前一个周期写入命令；当系统配备的存储器和；当系统配备的存储器和I/O设备设备速度较慢时，该组信号可获得额外一个时钟周期执行写操速度较慢时，该组信号可获得额外一个时钟周期执行写操作，提高了效率。作，提高了效率。（10）INTA：输出，中断响应信号，中断矢量读选通信号；输出，中断响应信号，中断矢

45、量读选通信号； （11）MCE/PDEN：输出，主控级联：输出，主控级联/外设数据允许信号，外设数据允许信号，当当8288工作于系统总线方式时工作于系统总线方式时(IOB=0)，用作主控级联允，用作主控级联允许信号许信号MCE；当；当8288工作于工作于I/O总线方式总线方式时，用作外部数时，用作外部数据允许信号据允许信号PDEN，用来控制外部设备通过，用来控制外部设备通过I/O总线传送数总线传送数据。；据。；*2.2.4 8088/80862.2.4 8088/8086最大模式系统结构最大模式系统结构S0S1S2S0S1S2S0S1S2RDYRESCLKRDYRESMN/MXAD15AD0A

46、19A16TESTQS0QS1QS1QS0BUSY80878086CLKDEN DT/RALEMRDC MWTC IOWCIORCINTA828874LS37374LS245DIRGG地址地址译码译码地址地址译码译码BHEA19A0CS WR RDCS WR RDA15A0D15D0D15D0MEMI/O接口接口D15D0A19A08284控制控制总线总线CB地址地址总线总线AB数据数据总线总线DB.*时序：时序：信号高低电平变化及相互间的时间顺序关系，总线时序表示CPU实现总线操作的过程，CPU时序决定了系统各部件的同步和定时。即：计算机操作运行的时间顺序。研究时序目的 了解工作过程中，CP

47、U个引脚上信号之间的对应关系，判断系统是否正常工作 更深入了解指令的执行过程 辅助程序设计，简化程序流程，缩短程序执行时间 有助于了解系统各功能部件和总线连接及硬件调试 更好地了解微机用于过程控制和解决实时控制问题 2.3 8086/8088的总线时序的总线时序*时钟周期、总线周期、指令周期*2.3.1 8086/8088微机系统的主要操作微机系统的主要操作8086的操作主要类型：的操作主要类型：u 系统复位与启动操作系统复位与启动操作u 暂停操作暂停操作u 总线操作：存储器读、写操作；总线操作：存储器读、写操作；I/O读、写操作读、写操作u 中断操作中断操作u 最小模式下的总线保持最小模式下

48、的总线保持u 最大模式下的总线请求最大模式下的总线请求/允许允许*2.3.2 8086/8088最小工作模式典型时序最小工作模式典型时序1、 存储器读周期存储器读周期CLKA19/S6A16/S3AD15AD0ALEIO/MRDDT/RDEN地址输出地址输出A19A16状态输出状态输出S7S3地址输出地址输出A15A0数据输入数据输入低位存储器，高位低位存储器，高位I/OT1T2T3T4*CLKA19/S6A16/S3AD15AD0ALEIO/MWRDT/RDEN地址输出地址输出A19A16状态输出状态输出S7S3地址输出地址输出A15A0数据输出数据输出低位存储器，高位低位存储器，高位I/O

49、T1T2T3T42、 存储器写周期存储器写周期*1、存储器读、写周期、存储器读、写周期总线周期包括：总线周期包括：T1、T2、T3、（、（TW）、）、T4机器周期。机器周期。（1）T1周期周期M/IO信号：信号：从存储器读还是从从存储器读还是从I/O设备中读数据；设备中读数据；AD15-AD0、A19/S7-A16/S3：确定确定20位地址；位地址；BHE：选择奇地址存储体选择。选择奇地址存储体选择。ALE：地址锁存信号，以使地址地址锁存信号，以使地址/数据线分开。数据线分开。DT/R: 控制总线收发器的数据传送方向控制总线收发器的数据传送方向*（2）、）、T2状态状态A19/S6-A16/S

50、3：出现出现S6-S3状态信号。决定段寄存器、状态信号。决定段寄存器、IF状态、状态、8086CPU不否连在总线上。不否连在总线上。AD15-AD0：高阻状态。高阻状态。RD：由高电平变为低电平，开始进行读操作。由高电平变为低电平，开始进行读操作。WR: 由高电平变为低电平，开始进行读操作。由高电平变为低电平，开始进行读操作。DEN：变低电平，启动收发器变低电平，启动收发器8268，做好接收数据的，做好接收数据的准备。准备。（3）T3状态状态若存储器或若存储器或I/O端口已做好发送数据准备，则在端口已做好发送数据准备，则在T3状态状态期间将数据放到数据总线上，在期间将数据放到数据总线上，在T3

51、结束时，结束时，CPU从从AD15-AD0上读取数据。上读取数据。*（4）T4状态状态CPU对数据总线进行采样，读出数据。对数据总线进行采样，读出数据。恢复各信号线的初态，准备执行下一个机器周期。恢复各信号线的初态，准备执行下一个机器周期。*CLKA19/S6A16/S3AD15AD0ALEIO/MRD (WR)DT/RDEN地址输出地址输出A19A16状态输出状态输出S7S3数据输入数据输入低位存储器，高位低位存储器，高位I/OT1T2T3T4READYTW地址输出地址输出A19A163、 I/O读、写周期读、写周期*（1）TW状态状态在在T3状态，存储器或外设没有准备好数据，不能在状态，存

52、储器或外设没有准备好数据，不能在T3状态将数据放到总线上，使状态将数据放到总线上，使READY=0，则，则CPU在在T3和和T4之间之间插入一个或几个插入一个或几个TW状态状态，直到直到数据准备好数据准备好READY=1为止。为止。TW状态时总线的动作与状态时总线的动作与T3时相同。时相同。*4、 中断响应周期（可屏蔽中断）中断响应周期（可屏蔽中断）T1T2T3T4T1T2T3T4第一个中断响应周期第一个中断响应周期第二个中断响应周期第二个中断响应周期向量类型向量类型AD7AD0INTAALECLKINTRT4*说明：说明： INTR信号需维持2个个T周期的高电平周期的高电平，向CPU发出中断请求，CPU在最后一个T采样INTR，进入中断后第一个仍需T采样INTR。 最小模式下，中断响应由8086的INTA产生，最大模式下，中断响应由S2、S1、S0组合产生。第一个周期INTA通知外设，CPU准备中断，第二个周期INTA通知外设发送终端类型码，由数据总线低8位传送，CPU据此进入中断。中断期间，M/IO为低，数据/地址线浮空，BHE/S7浮空，两个中断响应之间可安排2-3个空闲周期（8086）或没有（8088）*5、 系统复位和启动操作（最大系统复位和启动操作（最大/最小模式相同）最小模式相同）内部内部RESET外