数字电子技术基础简明教程3

1、一、组合逻辑电路的特点一、组合逻辑电路的特点= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= F1（I0、I1, In - - 1）)( )(nntIFtY 1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。状态，而与原来的状态无关。2. 电路结构特点电路结构特点(1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成I0I1In-1Y0Y1Ym-1组合

2、逻辑组合逻辑电路电路二、组合电路逻辑功能的表示方法二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图真值表，卡诺图，逻辑表达式，时间图( (波形图波形图) )三、组合电路分类三、组合电路分类 按逻辑功能不同：按逻辑功能不同：加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器 按开关元件不同：按开关元件不同：CMOS TTL 按集成度不同：按集成度不同：SSI MSI LSI VLSI3. 1 组合电路的分析方法和设计方法组合电路的分析方法和设计方法3. 1. 1 组合电路的基本分析方法组合电路的基本分析方法一、一、分

3、析方法分析方法逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能分析目的：分析目的： 确定输入变量不同取值时功能是否满足要求；确定输入变量不同取值时功能是否满足要求； 得到输出函数的标准与或表达式，以便用得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现；实现； 得到其功能的逻辑描述，以便用于包括该电路的系得到其功能的逻辑描述，以便用于包括该电路的系 统分析。统分析。 变换电路的结构形式变换电路的结构形式( (如：如：与或与或 与非与非-与非与非)；二、二、分析举例分析举例 例例 分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能CABCBABCAABCY CBA

4、ABC CBAABC 表达式表达式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能 判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路YABC&1 解解 例例 3. 1. 1 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDY 解解 (1) 逐级写输出函数的逻辑表达式逐级写输出函数的逻辑表达式WXBABABAW CWCWCWX DXDXDXY 例例 3. 1. 1 分析图中所示

5、电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDYWX 解解 (2) 化简化简ABCCBACBACBACWCWX BABABABABAW YX DXDAB C DABC DA BCDABCD A B CDABCDABCDABCD 例例 3. 1. 1 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。(3) 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1

6、 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能说明：功能说明：当输入四位代码中当输入四位代码中 1 的个数为的个数为奇数奇数时输出时输出为为 1，为，为偶数偶数时输出为时输出为 0 检奇电路检奇电路。 解解 YXD XDABCD ABCDABCD ABCDABCD ABCDABCD ABCD例：试分析图示逻辑电路的功能。例：试分析图示逻辑电路的功能。 表达式表达式01012123233BBGBB GBBGBG 真值表真值表自然二进制码自然二进制码格雷码格雷码B3B

7、2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0自然二进制码至格雷码的转自然二进制码至格雷码的转换电路换电路。

8、 分析功能分析功能推广到一般推广到一般，将，将n位自然位自然二进制码转换成二进制码转换成n位格雷码位格雷码： Gi = Bi Bi+1 （i = 0、1、2、 n-1）3.1.2 组合电路的基本设计方法组合电路的基本设计方法一、一、设计方法设计方法逻辑抽象逻辑抽象列真值表列真值表写表达式写表达式化简或变换化简或变换画逻辑图画逻辑图逻辑抽象：逻辑抽象： 根据根据因果关系因果关系确定输入、输出变量确定输入、输出变量 状态赋值状态赋值 用用 0 和和 1 表示信号的不同状态表示信号的不同状态 根据功能要求列出根据功能要求列出真值表真值表 根据所用元器件根据所用元器件( (分立元件分立元件 或或 集成

9、芯片集成芯片) )的情况将的情况将函数式进行化简或变换。函数式进行化简或变换。化简或变换：化简或变换： 设定变量：设定变量：二、二、 设计举例设计举例 例例 3. 1. 2 设计三人表决电路。每人一个按键，如果同意则设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现否则不亮。用与非门实现. 解解 输入输入 A、B、C ， 输出输出 Y 状态赋值：状态赋值：A、B、C = 0 表示表示 按键不按按键不按Y = 0 表示表示 不赞成不赞成(1) 逻辑抽象逻辑抽象A、B、

10、C = 1 表示表示 按键按下按键按下Y = 1 表示表示 多数赞成多数赞成 解解 列真值表列真值表(2)写输出表达式并化简写输出表达式并化简ABCCABCBABCAY CABCBABC ABACBC 最简与或式最简与或式最简与非最简与非-与非式与非式ABACBCY ABACBC ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111二、二、 设计举例设计举例 例例 3. 1. 2 设计三人表决电路。每人一个按键，如果同意则设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，按下，不同意则不按。结

11、果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现否则不亮。用与非门实现.二、二、设计举例设计举例 解解 (3) 画逻辑图画逻辑图 用与门和或门实现用与门和或门实现ABACBCY ABYC&ABBC1&AC 用与非门实现用与非门实现 ABACBC & 例例 3. 1. 2 设计三人表决电路。每人一个按键，如果同意则设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现否则不亮。用与非门实现.74LS1074LS00+5VABACBCY A

12、BACBC B开关C开关A开关开关Y逻辑电平指示灯逻辑电平指示灯设计一个四人无弃权表决器，设计一个四人无弃权表决器，要求用两片要求用两片74LS00实现。实现。使用两片74LS00实现ABC18765432Y9 例例 设计一个监视交通信号灯工作状态的逻辑电设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。为故障状态，发出报警信号，提醒有关人员修理。 解解 (1)逻辑抽象逻辑抽象输入变量：输入变量：1 - 亮亮0 - 灭灭输出变量：输出变量：R（红红）Y（黄黄）G（绿绿）Z

13、（有无故障有无故障）1 - 有有0 - 无无列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111(2)卡诺图化简卡诺图化简RYG0100 01 11 1011111YGRGRYGYRZ 例例 设计一个监视交通信号灯工作状态的逻辑电设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。故障状态，发出报警信号，提醒有关人员修理。 解解 YGRGRYGYRZ (3) 画逻辑图画逻辑图&1&111R

14、GYZ例：试将例：试将8421BCD码转换成余码转换成余3BCD码码（1）真值表）真值表 8421码码 余余3码码 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1

15、 1 1 0 15 1 1 1 1 （2）卡诺图）卡诺图000101101212022120233BEBBBBEBBBBBBBEBBBBBE（4）电路图）电路图（3 3）表达式）表达式8 8421BCD码余3码3.2 加法器和数值比较器加法器和数值比较器3.2.1 加法器加法器一、半加器和全加器一、半加器和全加器1. 半加器半加器（Half Adder）两个两个 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函数式函数式BA Ai+Bi = Si (和和) Ci

16、 (进位进位)逻逻辑辑图图曾曾用用符符号号国国标标符符号号半加器半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCiiiiiiBABAS iiiBAC 函函数数式式BA 2. 全加器全加器（Full Adder）两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 )1 0 1 1 - A 1 1 1 0- B+- 低位进位低位进位100101111真真值值表表A B Ci-10 0 00 0 10 1 00 1

17、 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位进位高位进位0卡诺图卡诺图全加器全加器（Full Adder）ABC0100 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11- - - iiiiiiiCBCABAC最简与或式最简与或式圈圈 “ 1 ”用用与或非门与或非门实

18、现实现逻辑图逻辑图(a) 用用与门与门、或门或门和和非门非门实现实现曾用符号曾用符号国标符号国标符号COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11(b) 用用与或非门与或非门和和非门非门实现实现1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC&1&1111CiSiAiBiCi-13. 集成全加器集成全加器TTL：74LS183CMOS：C661双全加器双全加器VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2CO

19、n+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 二、加法器二、加法器（Adder）实现多位二进制实现多位二进制数相加的电路数相加的电路1. 4 位串行进位加法器位串行进位加法器特点：特点：电路简单，连接方便电路简单，连接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 传输延迟时间传输延迟时间 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A

20、1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接产生。产生。1000000)(- - CBABAC011111)(CBABAC 1000001111)()(- - CBABABABA特点特点优点：速度快优点：速度快缺点：电路比较复杂缺点：电路比较复杂1 )(- - iiiiiiCBABAC逻辑结构示意图逻辑结构示意图集成芯片集成芯片CMOS：CC4008TTL：74283 74LS283超前进位电路超前进位电路 S3 S2 S1 S0C3A3B3A

21、2B2A1B1A0B0C0-1CICICICI加法器加法器74LS283的逻辑符号的逻辑符号加数加数被加数被加数和和低位进位低位进位进位进位加法器的应用加法器的应用N位加法运算、代码转换、减法器、十进制加法位加法运算、代码转换、减法器、十进制加法例：试用四位加法器实现例：试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。解：余解：余3 3码比码比84218421码多码多3 3，因此：，因此：A A3 3-A-A0 0：84218421码码B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 03. 2. 2 数值比较器数值比较器（Digital Com

22、parator）一、一、1 位数值比较器位数值比较器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函数式函数式逻辑图逻辑图 用用与非门与非门和和非门非门实现实现Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100= 100= 100=100=010 001= 001= 001=001B = B3B2B1B0LGM4 4位数值比较器位数值比较器A3 B3 A2 B2 A1 B1 A0 B0(一)集成数值比较器74LS85的功能的功能 10111213141516AGNDVCCB0123AAABBB

23、2310IIIFFFABA=BA=BAB74LS85 A：四位二进制数输入（：四位二进制数输入（3为高位）为高位）FAB、FA B、IA B (b3b2b1b0)：输出（：输出（A B）= 1（2 2）逻辑功能：）逻辑功能：A（a3a2a1a0） B (b3b2b1b0)： （A BA BA BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA =BA BA BA =BA =BLLLLHHLHLLLHH33333333333333333333333333332

24、22222222222222222222222111111111111111111000000000000001100ABABABA=B（二）比较器的应用（二）比较器的应用例例1：八位二进制数比较：八位二进制数比较 例例2：用比较器构成用：用比较器构成用8421BCD码表示的一位十进制码表示的一位十进制数四舍五入电路。数四舍五入电路。解解: A3A0：8421BCD码码解：解：位扩展位扩展，用两片，用两片4位比较器位比较器低位的输出与高位的控制输入连接低位的输出与高位的控制输入连接B3B B0 0：0 0100（十进制数（十进制数4）A A B B输出端用于判别输出端用于判别3. 3 编码器和

25、译码器编码器和译码器3. 3. 1 编码器编码器（Encoder）编码：编码：用文字、符号或者数字表示特定对象的过程用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）（用二进制代码表示不同事物）二进制编码器二进制编码器二二十进制编码器十进制编码器分类：分类：普通编码器普通编码器优先编码器优先编码器2nn104或或Y1I1Y2YmI2In代代码码输输出出信信息息输输入入编编 码码 器器 框框 图图一、二进制编码器一、二进制编码器用用 n 位二进制代码对位二进制代码对 N = 2n 个信号进行编码的电路个信号进行编码的电路3 位二进制编码器位二进制编码器(8 线线- 3 线线)编码

26、表编码表函函数数式式Y2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7输输入入输输出出 I0 I7 是一组互相排斥的输入变是一组互相排斥的输入变量，任何时刻只能有一个端输入有效量，任何时刻只能有一个端输入有效信号。信号。输输 入入输输 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二进制二进制编码器编码器I0I1I6I7Y2Y1Y0I2I4I5I3函数式函数式逻辑图逻辑图 用用或门或门实现实现 用用与非门与非门实现实现765

27、42IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y0 Y1 Y2111I7 I6 I5 I4 I3I2 I1I0 &Y0 Y1 Y24567IIII23II01II优先编码：优先编码： 允许几个信号同时输入，但只对优先级别最允许几个信号同时输入，但只对优先级别最高高的进行编码。的进行编码。优先顺序：优先顺序：I7 I0编码表编码表输输 入入输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1

28、 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函数式函数式2. 3 位二进制优先编码器位二进制优先编码器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 输入输入输出输出为原为原变量变量逻逻辑辑图图输入输入输出输出为反为反变量变量Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I0用用 4 位二进制代码对位二进制代码对 0 9 十个信号进行编码的电路。十个信号进行编码的

29、电路。1. 8421 BCD 编码器编码器2. 8421 BCD 优先编码器优先编码器3. 集成集成 10线线 -4线线优先编码器优先编码器（74147 74LS147）三、几种常用编码三、几种常用编码1. 二二-十进制编码十进制编码8421 码码 余余 3 码码 2421 码码5211 码码 余余 3 循环码循环码 右移循环码右移循环码循环码（反射码或格雷码）循环码（反射码或格雷码）ISO码码ANSCII（ASCII）码）码二、二二、二- -十进制编码器十进制编码器2. 其他其他二二-十进制十进制编码器编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y374LS147 例：试用74

30、147和适当的门构成输出为8421 BCD码并具有编码输出标志的编码器。 输 入输 出D C B A GS1 2 3 4 5 6 7 8 9H H H H 0L H H L 1L H H H 1H L L L 1H L L H 1H L H L 1H L H H 1H H L L 1H H L H 1H H H L 1H H H H H H H H H* * * * * * * * L* * * * * * * L H* * * * * * L H H* * * * * L H H H* * * * L H H H H* * * L H H H H H* * L H H H H H H* L

31、H H H H H H HL H H H H H H H H解：只要在74147的输出端增加反相器，即可获得题中所需的输出码。在输入端均为高电平时GS为0，而有低电平信号输入时GS为1，可由与非门实现此功能。1B1C1D1A&GS987654321IIIIIIIII74147输 入输 出A A A GS EOEI 0 1 2 3 4 5 6 7 H * * * * * * * *L H H H H H H H HL * * * * * * * LL * * * * * * L HL * * * * * L H HL * * * * L H H HL * * * L H H H HL *

32、 * L H H H H HL * L H H H H H HL L H H H H H H HH H H H HH H H H LL L L L HL L H L HL H L L HL H H L HH L L L HH L H L HH H L L HH H H L H21010111213141516EIAAGNDVEOGS3210A210CC74148输入优先级别的次序依次为：7,6,5,4,3,2,1,0。输入有效信号为低电平。输入使能端EI低电平有效。输出使能端EO只有在EI有效且没有输入有效信号时为低例：用两片8-3线优先编码器线优先编码器74LS148扩展成扩展成16线线-4

33、线编线编码器码器。当EI2=1时，EO2 =1，EI1 =1，两片均禁止编码，DCBA=1111。当EI2=0，高位片(2)允许编码。如I8-I15 都是高电平，即无编码请求，则EO2 =0,EI1 =0,允许低位片(1)编码。当EI2 =0,且I8 I15 中有编码请求时， EO2 =1，EI1 =1，高位片编码，低位片禁止编码。3.3.2 译码器译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器一、二进制译码器(Binary Decoder) 输入输入 n 位二位二进制代码进制代码如：如： 2 线线 4 线译码器线译

34、码器 3 线线 8 线译码器线译码器4 线线 16 线译码器线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出输出 m 个个信号信号 m = 2n1. 3位二进制译码器位二进制译码器 ( 3 线线 8 线线)真值表真值表函数式函数式0127AAAY 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY A0Y0A1A2Y1Y73 位位二进制二进制译码器译码器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0

35、 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1二进制译码器能译出输入变量二进制译码器能译出输入变量的全部取值组合，故又称变量译码的全部取值组合，故又称变量译码器，也称全译码器。器，也称全译码器。其输出端能提其输出端能提供输入变量的全部最小项。供输入变量的全部最小项。 3 线线 - 8 线译码器逻辑图线译码器逻辑图000 输出低电平有效输出低电平有效工作原理：工作原理：11111101&Y7&Y

36、6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112. 集成集成 3 线线 8 线译码器线译码器 - 74LS138引脚排列图引脚排列图功能示意图功能示意图321 SSS、输入选通控制端输入选通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0 1321 SSS且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 1

37、0974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输

38、出输出输入输入74LS138 真值表真值表允许译码器工作允许译码器工作禁止禁止译码译码 Y7 Y0 由输入二进制码由输入二进制码 A2、A1、A0 的取值决定。的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m13. 二进制译码器的级联二进制译码器的级联 两片

39、两片3 线线 8 线线4 线线-16 线线Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有输出有输出无输出无输出 1禁止禁止工作工作无输出无输出有输出有输出0 78 15三片三片 3 线线- 8 线线5 线线 - 24 线线34 AA（1）（）（2）（）（3）输输 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 0

40、0 11 01 1禁禁 禁禁 禁禁全为全为 174LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0Y7 Y774LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138 (2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A41功能特点：功能特点： 输出端提供全部最小项输出端提供全部最小项电路特点：电路特点： 与门与门( (原变量输出原变量输出) )与非门与非门( (反变量输出反变量输出)

41、)4. 二进制译码器的主要特点二进制译码器的主要特点二、二二、二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder)将将 BCD 码翻译成对应的码翻译成对应的十个十个输出信号输出信号集成集成 4 线线 10 线线译码器：译码器： 7442 74LS42共阴极共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动0000111111000010010011000011011010011010001010110011110001001111100101100111011011101111

42、1111000011111111111011aebcfgd共阴接法数码显示器需要配共阴接法数码显示器需要配用输出高电平有效的译码器。用输出高电平有效的译码器。半导体显示半导体显示(LED)液晶显示液晶显示(LCD)三、显示译码器三、显示译码器数码显示器数码显示器每字段是一只每字段是一只发光二极管发光二极管十进制数十进制数 A A3 3A A2 2A A1 1A A0 0 Y Ya a Y Yb b Y Yc c Y Yd d Y Ye e Y Yf f Y Yg g 显示字形显示字形 0 0 0 0 0 00 0 0 0 1 1 1 1 1 11 1 1 1 1 0 01 0 0 1 1 0

43、0 0 10 0 0 1 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 2 2 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 2 1 0 1 1 0 1 2 3 3 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 3 1 1 1 0 0 1 3 4 4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 4 1 1 0 0 1 1 4 5 5 0 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 50 1 1 0 1 1 5 6 0 1 1 0 6 0 1 1 0 1 1 0 1 1 1 1 1 60 1 1 1 1 1

44、 6 7 7 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 7 1 1 0 0 0 0 7 8 8 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 8 9 9 1 0 0 1 1 0 0 1 1 1 1 1 1 0 1 1 9 1 1 1 0 1 1 9 aebcfgdA3A2A1A000110100100111101111111001Ya A A3 3A A2 2A A1 1A A0 0 1010 101011111111都是伪码，在真值表里用都是伪码，在真值表里用表示。表示。要求用要求用或非门或非门实现实现电路实现：以设计输出电

45、路实现：以设计输出Ya的逻辑表示式及电路图为例的逻辑表示式及电路图为例3210210aYA A A AA A A3210210A A A AA A A3210210AAAAAAA3210210aaYYAAAAAAA共阳极共阳极aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平低电平驱动驱动011100011111000000000010010000100共阳

46、接法数码显示器需要配共阳接法数码显示器需要配用输出低电平有效的译码器。用输出低电平有效的译码器。七段显示译码器：七段显示译码器：显示器计数器译码器驱动器7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。 A3A0：BCD码输入信号码输入信号ag：译码输出，高电平有效：译码输出，高电平有效RBO/BI熄灭信号输入熄灭信号输入/灭零输出信号灭零输出信号（）熄灭信号输入。低电平时，输出（）熄灭信号输入。低电平时，输出ag均为低电平（全灭）；均为低电平（全灭）；（）灭零输出信号。（）灭零输出信号。RBI=0=0时，时，RBO=0=0LT：试灯信号输入。当：试灯信号输入。当BI= 1（无效）时

47、，（无效）时，LT=0且且不论不论DA状态如何，状态如何，ag七段全亮。七段全亮。LTRBI：灭零输入信号（不显示，其它数码正常显示）。：灭零输入信号（不显示，其它数码正常显示）。RBI=0=0（=）时，不显示数码）时，不显示数码0。下面举一个利用7488实现多位数字译码显示的例子，通过它了解各控制端的用法，特别是如何动态灭零，实现无意义位的“消隐”。 各片7448的LT均接高电平，由于第一片的RBI0且DCBA0000，所以第一片满足灭零条件，无字形显示，同时输出RBO=0；第一片的RBO与第二片的RBI相连，使第二片也满足灭零条件，无显示并输出RBO0；同理，第三片的零也熄灭，无显示。由于

48、第四片BRI=0 、DCBA=0001，正常译码显示，RBO=1。五、六、七片译码器的RBI1，它们都正常译码，按输入BCD码去点亮各段电极。数数据据传传输输方方式式0110发送发送0110并行传送并行传送0110串行传送串行传送并并- -串转换：串转换：数据选择器数据选择器串串- -并转换：并转换：数据分配器数据分配器3. 4 数据选择器和分配器数据选择器和分配器接收接收0110 在发送端和接收端不需要在发送端和接收端不需要数据数据 并并-串串 或或 串串-并并 转换装置，转换装置，但每位数据各占一条传输线，当但每位数据各占一条传输线，当传送数据位数增多时，成本较高，传送数据位数增多时，成本

49、较高，且很难实现。且很难实现。3. 4. 1 数据选择器数据选择器 ( Data Selector )能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路作为输出的电路一、一、4 选选 1 数据选择器数据选择器输输入入数数据据输输出出数数据据选择控制信号选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11. 逻辑抽象逻辑抽象0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D32. 逻辑表达式逻辑表达式 013012011010AADAADAADAADY 一、一、4 选选

50、 1 数据选择器数据选择器2. 逻辑表达式逻辑表达式 013012011010AADAADAADAADY 3. 逻辑图逻辑图33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3 二、集成数据选择器二、集成数据选择器1. 8 选选 1 数据选择器数据选择器74151 74LS151 74251 74LS251引引脚脚排排列列图图功功能能示示意意图图选通控制端选通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D

51、2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 数据输入端数据输入端数据输出端数据输出端、 YY1 0 YY012701210120AAADAAADAAADY ，选择器被禁止，选择器被禁止时时当当 1 S），选择器被选中（使能，选择器被选中（使能时时当当 0 S2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151）1

52、6 选选 1数据选择器数据选择器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 0 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器1/2 74LS139SA4A3A2A1A0&Y方法方法 1： 74LS139 双双 2 线线 - 4 线译码器线译码器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A

53、1D0S1Y074151 (2)D7A2D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 方法方法 2：74LS153 双双 4 选选 1 数据选择器数据选择器34

54、 AA（1） （2） （3） （4）输出信号输出信号0 0工工 禁禁 禁禁 禁禁70 DD0 1禁禁 工工 禁禁 禁禁158 DD1 0禁禁 禁禁 工工 禁禁2316 DD1 1禁禁 禁禁 禁禁 工工3124 DD译码器输出译码器输出00 Y01 Y02 Y03 Y方法方法 1：四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器四路四路 8 位位并行数据并行数据四片四片8选选1四路四路 1 位位串行数据串行数据一片一片4选选1一路一路 1 位位串行数据串行数据真值表真值表（使用（使用 74LS139 双双 2 线线 - 4 线译码器）线译码器）3. 4. 2 数据分配器数

55、据分配器 ( Data Demultiplexer )将将 1 路路输入数据，根据需要分别传送到输入数据，根据需要分别传送到 m 个个输出端输出端一、一、1 路路- 4 路数据分配器路数据分配器数据数据输入输入数据输出数据输出选择控制选择控制0 00 11 01 11A0A3210 YYYYD 0 0 00 D 0 00 0 D 00 0 0 D01AAD 01AAD 01AAD 01AAD &Y0&Y1&Y2&Y31A11A1DDA01 路路-4 路路数据分配器数据分配器Y0Y3Y1Y2A1真真值值表表函函数数式式逻辑图逻辑图二、集成数据分配器二、集成数据分配

56、器用用 3 线线-8 线译码器线译码器可实现可实现 1 路路-8 路路数据分配器数据分配器数据输出数据输出 S1 数据输入（数据输入（D） 32使能控制端使能控制端、 SS）数据输出（数据输出（ 70DYY地址码地址码 数据输入数据输入( (任选一路任选一路) )。实实现现数数据据分分配配器器的的功功能能时时 , 032 SSS2 数据输入（数据输入（D）数据输出（数据输出（ 70DYY 21使能控制端使能控制端、 SS。实现数据分配器的功能实现数据分配器的功能时时 , 0 , 121 SS74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1

57、Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3. 5. 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数一、基本原理和步骤一、基本原理和步骤1. 原理：原理：选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的全部最小项。例如全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。013012011010AADAADAADAADY 01270120AAADAAAD

58、Y 4 选选 18 选选 12. 基本步骤基本步骤(1) 根据根据 n = k - 1 确定数据选择器的规模和型号确定数据选择器的规模和型号(n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数)(2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式(3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连画出连线图。线图。二、应用举例二、应用举例 例例 3.5.1 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与

59、或式ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153数据选择器数据选择器013012011010AADAADAADAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B01 BAABCBACBAF则则 D0 = 0 D1 =D2 = C D3 = 1方法一：方法一：ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 画连线图画连线图方法二：方法二：FB CY1/2 74L

60、S153D3D2D1D0A1A0ST1A令令 A1 = B, A0 = C二、应用举例二、应用举例 例例 3.5.1 用数据选择器实现函数用数据选择器实现函数 解解 ACBCABF BCDCBDCBDCBD3210 013012011010AADAADAADAADY BCAABCACBCABF 10 BCACBACBCB则则 D0 = 0 D1 =D2 = A D3 = 1画连线图画连线图例例 用数据选择器实现函数用数据选择器实现函数 mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数 Z 的标准与或式的标准与或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1012701210120AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系(1) n = k-1 = 4-1 = 3若令若令A2 = A, A1=