四位超前进位加法器

1、精选优质文档-倾情为你奉上1.课程设计名称 四位超前进位加法器2.课程设计内容 设计一个四位加法器，要求要有超前进位，减小输出的延迟，采用0.13um工艺设计。3.课程设计目的 训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。4. 课程设计要求 4.1、按设计指导书中要求的格式书写，所有的内容一律打印； 4.2、报告内容包括设计过程、仿真的HSPICE网表，软件仿真的结果及分析、延时的手工计算； 4.3、要有整体电路原理图，仿真的波形图； 4.4、软件仿真必须要有必要的说明；要给出各个输入信号的具体波形和输出信号的测试结果。 4.5、写出对应的HSPICE设

2、计网表，网表仿真结果符合设计要求。把仿真图形附在报告上。 4.6、设输入端的电容为Cinv，输出端的负载电容为5000Cinv，从输入到输出任意找一通路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。每组三个同学选择不能为同一通路。此部分的计算参数可采用书中第六章的参数。 4.7、各种器件的具体结构可参考阎石的数字电子技术基础一书。不允许有完全一样的报告，对于报告完全相同者，记为不及格。5. 使用软件 软件为HSPICE和COSMOS-SCOPE。6. 课程设计原理 由全加器的真值表可得Si和Ci的逻辑表达式： 定义两个中间变量Gi和Pi： 当AiBi1时，Gi1，由Ci的表达式可

3、得Ci1，即产生进位，所以Gi称为产生量变 。若Pi1，则Ai·Bi0，CiCi-1，即Pi1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。将Gi和Pi代入Si和Ci得： 进而可得各位进位信号的逻辑表达如下： 根据逻辑表达式做出电路图（如图）： 逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：7.课程设计网表*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8mxorpb f d 1 vdd pm

4、os l=2 w=8mxorpc 2 b vdd vdd pmos l=2 w=8mxorpd f c 2 vdd pmos l=2 w=8mxorna f a 3 0 nmos l=2 w=4mxornb 3 b 0 0 nmos l=2 w=4mxornc f c 4 0 nmos l=2 w=4mxornd 4 d 0 0 nmos l=2 w=4.ends xor2 *and2.subckt and2 a b f mandpa f a vdd vdd pmos l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w

5、=4mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c f mandpa f a vdd vdd pmos l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandpc f c vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=6mandnb 1 b 2 0 nmos l=2 w=6mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos

6、l=2 w=4mandpb f b vdd vdd pmos l=2 w=4mandpc f c vdd vdd pmos l=2 w=4mandpd f d vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=8mandnb 1 b 2 0 nmos l=2 w=8mandnc 2 c 3 0 nmos l=2 w=8mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8morpb f b 1 vdd pmos l=2 w=8mna

7、 f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2 *or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12morpb 2 b 1 vdd pmos l=2 w=12morpc f c 2 vdd pmos l=2 w=12mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2

8、w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a f mnotpa f a vdd vdd pmos l=2 w=4mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt

9、 or21 a b fxor2 a b 1 or2 xnot 1 f not .ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not .ends or31 *3输入或门 *or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not .ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.su

10、bckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21 xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4

11、xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位

12、C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:lib130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1

13、f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n .tran 1n 100n.plot tran v(s1) .plot tran v(s2) .plot

14、tran v(s3) .plot tran v(s4).end 8. 结果及分析由波形可知: 当输入a1=1，b1=1，前一级进位c0=0时，s1=a1+b1+c0=0，下一级进位c1=1.由波形可知: 当输入a2=0，b2=1，前一级进位c1=1时，s2=a2+b2+c1=0，下一级进位c2=1.由波形可知: 当输入a3=0，b3=0，前一级进位c2=1时，s3=a3+b3+c2=1，下一级进位c3=0.由波形可知: 当输入a4=0，b4=1，前一级进位c3=0时，s4=a4+b4+c2=1。根据四幅图片可知： 两个加数A（a4a3a2a1)=0001和B（b4b3b2b1）=1011，和S

15、（s4s3s2s1)=1100进位C（c3c2c1c0)=0110.故S（s4s3s2s1)=A（a4a3a2a1)+B（b4b3b2b1）9. 延时手工计算 选择路劲是A3(B3)到S4，则按顺序依次经过一个2输入异或门，一个3输入与非门，一个反相器，一个4输入的或非门，一个反相器，一个反相器，一个2输入异或门。 门的类型 个数逻辑强度LE寄生参数P2输入异或门 2 2 23输入与非门 1 5/3 3/24输入或非门 1 9/3 3反相器 3 1 1/2逻辑强度:LE=2*2*5/3*9/3*1*1*1=20电学强度:FO=Cout/Cin=5000分支强度:BE=4路径强度:PE=LE*F

16、O*BE=级强度:SE=6.3归一化延迟:D=N*SE+P=7*6.3+(2*2+3/2+3+1/2*3)=54延迟:T=Tinv*D=7.5*54=405(ps)10.总结 本次课程设计我选择了四位超前进位加法器。超前进位加法器不仅在数字IC中涉及到了，而且在ASIC也学到了。相比于其他加法器，超前进位加法器最大优点在于减少了进位等待延迟，大大提高了运算的速度，因此在其他的运算器中得到了广泛应用。 做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对网表

17、有了更深入的了解，也熟练掌握了HSPICE软件操作。 平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。而且还可以记住很多东西。比如超前加法器如何实现超前进位的，平时看课本似懂非懂，通过动手实践让我对其结构映象深刻，原理更加明白了。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。 在设计过程中，经常会遇到这样那样的情况，但归根结底是理论知识不够扎实，缺乏足够的耐心和一丝不苟的态度。 同时我认为我们的工作是一个团队的工作，团队需要个人，个人也离不开团队，必须发扬团结协作的精神。某个人的离群都可能导致导致整项工作的失败。实习中只有一个人知道原理是远远不够的，必须让每个人都知道，否则一个人的错误，就有可能导致整个工作失败。团结协作是我们实习成功的一项非常重要的保证。而这次实习也正好锻炼我们这一点，这也是非常宝贵的。 通过这次课程设计，加强了我们动手、