西工大_数电实验_第二次实验_实验报告

1、数电实验2一.实验目的1 .学习并掌握硬件描述语言（VHDL或Verilog HDL ”熟悉门电路的逻辑功能， 并用硬件描述语言实现门电路的设计。2 .熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。3 .熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。4 .熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。2 .实验设备开发环境开发板3 .实验内容要求1:编写一个异或门逻辑电路，编译程序如下。1）用QuartusII 波形仿真验证；2）下载到DE0开发板验证。要求2:编写一个将二进制码转换成 0-F的七段码译码器。1）用QuartusII 波形仿真验证；2）下载到DE0开

2、发板，利用开发板上的数码管验证。要求3:编写一个计数器。1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。要求4:编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号 频率分别为10Hz和1Hz。1）下载到DE0开发板验证。（提示：利用DE0板上已有的50M晶振作为输入 信号，通过开发板上两个的LED灯观察输出信号）。2）电路框图如下：50M时钟 LEDL 10赫裴闪原 |L£D2. 1林兹冈住扩展内容：利用已经实现的 VHDL模块文件，采用原理图方法，实现 0-F计数 自动循环显示，频率10Hz0 （提示：如何将VHDL模块文件在逻辑原理图中应用， 参

3、考参考内容5 ）四.实验原理1 .实验1实现异或门逻辑电路，VHDL®代码如下：LIBRARY IEEE;USE EXORGATE ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END EXORGATE;ARCHITECTURE fwm OF EXORGATE ISBEGINC<=A XOR B;END;2 .实验2实现一个将二进制码转换成0-F的七段译码器，VHDL®代码如下:LIBRARY IEEE;USE sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

4、dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END sevendecoder;ARCHITECTURE fwm OF sevendecoder ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000"- 显示 0WHEN"0001"=>dis_out<="1111001"- 显示 1WHEN"0010"=>dis_out<="

5、;0100100"- 显示 2WHEN"0011"=>dis_out<="0110000"- 显示 3WHEN"0100"=>dis_out<="0011001"- 显示 4WHEN"0101"=>dis_out<="0010010"- 显示 5WHEN"0110"=>dis_out<="0000010"- 显示 6WHEN"0111"=>dis_out

6、<="1111000"- 显示 7WHEN"1000"=>dis_out<="0000000"- 显示 8WHEN"1001"=>dis_out<="0010000"- 显示 9WHEN"1010"=>dis_out<="0001000"- 显示 AWHEN"1011"=>dis_out<="0000011"- 显示 bWHEN"1100"=&

7、gt;dis_out<="1000110"- 显示 CWHEN"1101"=>dis_out<="0100001"- 显示 dWHEN"1110"=>dis_out<="0000110"- 显示 EWHEN"1111"=>dis_out<="0001110"- 显示 FWHEN OTHERS=> dis_out<="1111111"-灭灯，不显示END CASE;END PROCES

8、S;END fwm;3 .实验3完成一个计数器，VHDL®代码如下：LIBRARY IEEE;USE counter ISPORT ( clk,RST : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)四位计数; -COUT : OUT STD_LOGIC); -进位位END counter;ARCHITECTURE fwm OF counter ISSIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(clk,RST)BEGINIF RST = '0'

9、 THEN Q1<=(OTHERS => '0'); COUT<= '0'ELSIF clk'EVENT AND clk='1' THENQ1<=Q1+1;COUT<= '0'IF Q1 >= "1001" THEN Q1<=(OTHERS => '0'); COUT<= '1'END IF;END IF;END PROCESS;DOUT<=Q1 ;END fwm;4 . 实验 4 编写一个能实现占空比50%的

10、5M 和 50M 分频器即两个输出，输出信号频率分别为10Hz和1Hz, VHDLK代码如下：LIBRARY IEEE;USE fpq ISPORT(clk:IN STD_LOGIC;clk_out,clk_out1:OUT STD_LOGIC);END fpq;ARCHITECTURE fwm OF fpq ISCONSTANT m : INTEGER:= ; -50M 分频到 1Hz 时=。CONSTANT m1 : INTEGER:= 2500000; -5M 分频到 10Hz 时=2500000。SIGNAL tmp :STD_LOGIC;SIGNAL tmp1 :STD_LOGIC;

11、BEGINPROCESS(clk, tmp)VARIABLE cout : INTEGER:=0;BEGINIF clk'EVENT AND clk='1' THENcout:=cout+1; - 计数器 +1IF cout<=m THEN tmp<='0' - 计数小于等于 ，输出0ELSIF cout<m*2 THEN tmp<='1' - 计数小于 ，输出1ELSE cout:=0; - 计数器清零END IF;END IF;END PROCESS;clk_out<=tmp; -50M 分频器输出PRO

12、CESS(clk, tmp1)VARIABLE cout1 : INTEGER:=0;BEGINIF clk'EVENT AND clk='1' THENcout1:=cout1+1; - 计数器 +1IF cout1<=m1 THEN tmp1<='0' - 计数小于等于 2500000，输出0ELSIF cout1<m1*2 THEN tmp1<='1' -计数小于 5000000，输出1ELSE cout1:=0; - 计数器清零END IF;END IF;END PROCESS;clk_out1<=t

13、mp1; -5M 分频器输出END fwm;五 : 拓展内容首先需要一个分频器分频得到 10Hz 的时钟信号LIBRARY IEEE;USE tuozhan ISPORT(clk:IN STD_LOGIC;clk_out1:OUT STD_LOGIC);END tuozhan;ARCHITECTURE fwm OF tuozhan IS-CONSTANT m : INTEGER:= ; -50M 分频到 1Hz 时=。CONSTANT m1 : INTEGER:= 2500000; -5M 分频到 10Hz 时=2500000。SIGNAL tmp :STD_LOGIC;SIGNAL tmp1

14、 :STD_LOGIC;BEGINPROCESS(clk, tmp1)VARIABLE cout1 : INTEGER:=0;BEGINIF clk'EVENT AND clk='1' THENcout1:=cout1+1; - 计数器 +1IF cout1<=m1 THEN tmp1<='0' - 计数小于等于 2500000，输出0ELSIF cout1<m1*2 THEN tmp1<='1' -计数小于 5000000，输出1ELSE cout1:=0; - 计数器清零END IF;END IF;END PR

15、OCESS;clk_out1<=tmp1; -5M 分频器输出END fwm;然后需要一个计数器LIBRARY IEEE;USE decoder ISPORT (clk:IN STD_LOGIC;-接收 10HZ的时钟信号 dis_out:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END decoder;ARCHITECTURE fwm OF decoder ISBEGINPROCESS(clk)VARIABLE count : INTEGER:=0;BEGINCASE count ISWHEN 0 =>dis_out<="0000"

16、;WHEN 1 =>dis_out<="0001"WHEN 2 =>dis_out<="0010"WHEN 3 =>dis_out<="0011"WHEN 4 =>dis_out<="0100"WHEN 5 =>dis_out<="0101"WHEN 6 =>dis_out<="0110"WHEN 7 =>dis_out<="0111"WHEN 8 =>dis_out

17、<="1000"WHEN 9 =>dis_out<="1001"WHEN 10 =>dis_out<="1010"WHEN 11 =>dis_out<="1011"WHEN 12 =>dis_out<="1100"WHEN 13 =>dis_out<="1101"WHEN 14 =>dis_out<="1110"WHEN 15 =>dis_out<="111

18、1"WHEN OTHERS=>count:=0;END CASE;IF clk'EVENT AND clk='1' THENcount:=count+1;END IF;END PROCESS;END fwm;最后使用七段译码器译码为七段码LIBRARY IEEE;USE sevendecoder ISPORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END sevendecoder;ARCHITECTURE fwm OF seve

19、ndecoder IS BEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000"-显示0WHEN"0001"=>dis_out<="1111001"-显示1WHEN"0010"=>dis_out<="0100100"-显示2WHEN"0011"=>dis_out<="0110000"-显示3WHEN&qu

20、ot;0100"=>dis_out<="0011001"-显示4WHEN"0101"=>dis_out<="0010010"-显示5WHEN"0110"=>dis_out<="0000010"-显示6WHEN"0111"=>dis_out<="1111000"-显示7WHEN"1000"=>dis_out<="0000000"-显示8WHEN&qu

21、ot;1001"=>dis_out<="0010000"-显示9WHEN"1010"=>dis_out<="0001000"-显示AWHEN"1011"=>dis_out<="0000011"-显示bWHEN"1100"=>dis_out<="1000110"-显示CWHEN"1101"=>dis_out<="0100001"-显示dWHEN&qu

22、ot;1110"=>dis_out<="0000110"-显示EWHEN"1111"=>dis_out<="0001110"-显示F不显示WHEN OTHERS=> dis_out<="1111111"-灭灯，不显示 END CASE;END PROCESS;END fwm;五 . 实验结果实验 1：VHDLK代码输入VgvUlTiT3)Uk>Y THT,对【£IE,!TD_涮 K_11的,23| 0 Rm 小事 Mdi mfc酎rt C lCSrt B

23、IEUMZEJ J1 EW3游直n，j =2WErEgr7KE ;KT if £I?B3ftJH J£13瑞ia c<4 i=« ar11 ta4r波形仿真Top Vw - Wire BondCyclone III - EP3C16F484C6. OODQOEJO00 C 目 G<-JQ'0恸'0口'©国办逐'0'0口|0电'©0一 q'0-5O0Y.SCCQW-:-Q30 LeT-。crcc-:币C-Lgo-.-O<J :oo0t?Lc.uuo<r,/3缶门予小门

24、+二.'JA'S<.巧八ci- - - H 7 - i -k T I- NJ m LQAMWMVSV0 0-0©©口®®oo®Doy电 0 “小二?:3:|力口出。 ©&D _,JG-QLC-OC-GC-、.”n>4?一Jx-.J一A回<:口。<?0'0'门07?.Q 心0'_3:'父:.二父一 yLt;二口门 11 JVDn ©&90H-nrf r 3人甚辿厂2亶 X .；I3肌I I 门 *1早餐 !i在计算机上完成模拟实验之后，重新

25、进行编译，然后将程序下载到DE0FF发板上 并对异或门逻辑电路进行验证。验证结果无误| &f ifcwt R1 - 1g-iiifciT- |miMu.RimJ - Fkw 山 |1LZ30UU-Y TTp1例 EtEE ItD_lJ>fl-iC_lltS ALLnJ 41BT3TT iitwcM-iigder U>4 flMBT （dat*_lA=ilt rrfi_lGtiLt EXETTH i： 3 RKl： r D：i:14flTDJWW.TICT而” MOm 如 l J4Z3O_ 5 e w eE Z J' AUOICTICTME fS or19a 0g i

26、 P*mmn_injIQ3£=3T工： d-b-AaEnIBU行贽时即-也34皿1皿的侬丁,|!一11及二IIEHMDLFi&vtELLii（m»dT1x«,口 口工口田口 1 1口g'；一一显, 工13lEssca aii«-Mi=.B_i=-ut<.- -iiinKC6 ； X31*1 l&t'iBI" -3 "S t> 9日二EtLMMMMii一县至 5h，sL I 1C=H'!3L12.1DQC ' ；-IE ，TJ4WSX" L MU”川二7事9函中，*

27、E - fl. W I11uiEiflali）fii*->az5cpin-c-+oaiDK-?11 - JI3> IMUOWf二W g取附4，JIT上> 1ZSEJflU Dli*»Mt= vaajE«*«CiafiaOl!L p - Ata14* La sniitB ? - - M -：七工,gxsr*M-4|i 014"“0口2；%>9亏 424 <=ZNB L- i "三力RWL"EMOiUM”-同射 P1ldHZS =T“d5«A疝一diudJ工UA7 一二打 T 1丁JIM>3K

28、ll3-3：ES=!FBlZCEZ.5；ii嗨fwj波形仿真配置针脚naw仙*，.中 皿明 f-EU二 N叫叫 支.WO出mi>*.«*-乖Top View - Wire BondCycbnGlll-EP3Cl6F484C6II£GOQ0OCF:CJ由6 00©v®vc' I ；1VOCSQQ© 八)<=:!<I'6l-:0口<=:'0'. .0-3G w00勺a XL 曰 CKSIC匚 EC c G密密 GIQ£rr-k:-c;<.，口OOL，口。© .白cac

29、Q。今00caogQc C5 &0口9.否曰3O<IJ ' p LV©0 .A© 0I 芸二 I -Q QOQ 00QQ'00。O口。 口o'QAO48.QSSJuurr二 卷8G<L.自匚G白口在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0FF发板上 并对二进制码转换成0-F的七段码译码器进行验证。验证结果无误。实验3:VHDL®代码输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0FF发板上 并对计数器进行验证。验证结果无误。实验4VHDL®代码输入波形仿

30、真：因为要使分频器达到能使人类肉眼能够分别的级别，仿真所需要的时间非常久，所以无法进行完整的仿真，只能下载到 ED0板上进行验证。在这里附上输入波形的波形图。|M»配置针脚c'。皆一白 OOQWQ门 3 doQQOOOTop Vhew - Wi re BondCyd one III - EP3C16F484C6日<Dpg&曲心照r ;1/ 二.，；-*.一'-?7 ;: .工£1 NAF -.;曾一«: Xrlo占 ucnQcQGG'0 号门上二 匕二：二：凸丁一 第3-:.:七'.;,.二 , & 0X00

31、OVOA-S 立J.7,: 电，'1一&令：7 号刍；m 2”；一口口 -EfQev钊 L0© ® ©® .<Jr-,ll-1-ll.-,l.r，l->自larlh口0以勺 J3 S80a§8o.oouo-oooo- :,二 亍£、2成晚得CR蠢在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0FF发板上 并对分频器进行验证。验证结果无误。拓展：将之前分析使用VHDL写出来的每个模块生成对应的原件，然后将原件连接起来 分配针脚重编译后下载到开发板进行验证；结果无误*« %叩 taut i二 ri« i ir- tn-r.nf BaiiMvi1 Hi Dnai. Jrnia Eta