集成电路中esd失效机理分析

1、目 录摘 要：10 前言11 静电放电危害及静电放电模型21.1 静电产生的物理原理21.2 静电放电危害21.3 静电放电模型22 失效模式与失效机理32.1 失效模式32.2 ESD失效机理与失效位置73 ESD 失效的特征83.1人体模型和机器模型ESD失效93.2 带电器件模型ESD失效104 静电放电的防护104.1 预防静电释放的外部因素114.2预防静电释放的内部因素125结论12参考文献13集成电路中esd失效机理分析摘 要： 静电放电对微电子器件的危害越来越受到人们的重视。本文简介了静电的产生及静电释放的危害，介绍了人体模型、机器模型和带电器件模型等模型。然后通过对静电放电过

2、程的研究建立放电模型，分析了静电放电的失效模式和失效机理和其对半导体器件的损坏机理。其中从理论角度突出对ESD失效机理和失效位置的研究；通过借助仪器分析的结果对ESD失效案例的ESD放电模型做了合理推断，这种通过失效分析推断放电路径的方法对于改善ESD保护电路性能和提高ESD防护等级有着重要参考作用。最后论述ESD失效的预防措施，分别从外部措施和内部措施提出预防静电放电的方法。关键词： 静电放电 微电子器件 失效模式 失效机理 失效特征IC Failure Mechanism Of ESDAbstract: Electrostatic discharge (ESD) damage to IC(

3、Integrated Circuit) has been paid more attention than ever. This paper introduces generation of static electricity, three kinds of ESD models and test methods, and ESD protection circuit. ESD failure mode, failure mechanism, experiment plan and results, and failure signature of some ESD models are d

4、iscussed. Then This paper tries to start with the physical theory of electrostatic toexplore the progress of ESD and set up the model of ESD. The paper analysesin details the process of ESD and several ESD models and the mechanism of ESD damage semiconductor devices.Key words: ESD Microelectronic De

5、vices Failure Mode Failure Mechanism 0 前言环境中存在静电，这种静电电压从几百伏到几千伏甚至更高，如果没有任何静电保护结构，集成电路在存储、运输以及使用工程中很容易被静电损伤。静电放电(ESD)是两个靠近的带电体之间电荷再次平衡的过程，当带静电的人或物体与MOS器件的引脚接触，并通过器件向地或者其他物体放电时，高电压及其产生的大电流可能造成器件的损伤。ESD保护结构能将高压静电转化成瞬态低压大电流，最终将电流泄放，从而达到保护集成电路的目的。ESD保护结构的特征和要求主要有：具有迅速的泄放静电的能力，在静电泄放过程中，保护结构本身不会被损伤。 ESD保护电

6、路的作用在于将出现在芯片管脚上的高电荷按照预先设计好的路径泄放掉，进而防止静电对内部电路的损坏。所以通过对ESD引起失效的器件进行物理失效分析，将有利于改善ESD电路性能和提高ESD防护等级。本文将对静电产生的危害及相关静电模型和ESD失效机理以及失效特征和如何进行预防进行阐述。1 静电放电危害及静电放电模型1.1 静电产生的物理原理静电是一种电能，它存在于物体表面，是正负电荷在局部失衡时产生的一种现象。静电现象是指电荷在产生与消失过程中所表现出的现象的总称，如摩擦起电就是一种静电现象。静电产生原因有接触分离起电、摩擦起电、感应起电和传导起电等。1.2 静电放电危害由于物体间的接触分离(如摩擦

7、、剥离、撕裂和搬运中的碰撞等)或电场感应，都会因物体之间或物体内部带电粒子的扩散、转移或迁移而形成物体表面电荷的积聚，即呈现带电现象。这种现象的存在，有可能导致物体表面电荷对空气中带异性电荷的微粒子尘埃的吸引造成电子敏感元器件绝缘性能的降低、结构腐蚀或破坏。当外界条件适宜时，这种积聚电荷还会产生静电放电，使元器件局部破损或击穿，严重时，还会引起火灾、爆炸等。曾报道某厂在修理程控交换机上的半导体集成电路时因静电引起爆炸事故的文章1。应当指出，静电引起电子元器件局部结构破损和性能降低，是对元器件使用寿命的一种潜在威胁，因为它难于检验，故造成事故的随机性更大，并且易于与其他失效原因混淆而被掩盖。1.

8、3 静电放电模型静电放电是一个复杂多变的随机过程，同时静电放电有许多不同的放电形式，产生静电放电的静电源多种多样，而且同一静电源对不同的物体放电时产生的结果也不一样，会受气候、环境等条件的影响，不利于得到具有重复性的放电结果，难以有效地对ESD的效应和危害进行止确的评估。但是根据不同场合静电放电的主要特点可以建立相应的静电放电模型，模拟静电放电的主要特征。基于 ESD 产生的原因及其对集成电路放电的不同方式， 通常将静电放电事件分为以下几类模型：人体模型(HBM)、机器模型(MM)、带电器件模型(CDM)、传输线脉冲模型(TLPM)等。(1) 人体模型(Human Body Mode-HBM)

9、当带有静电的人体或其他物体与IC管脚接触，储存于人体之中的电荷将转移到IC上，使其带电，或通过IC对地放电，这种ESD用人体放电模型来描述。该放电过程会在几百ns时间内产生数安培的瞬间放电电流，将IC内的器件烧毁。人体与被放电体之间的放电有两种：接触放电和电弧放电。接触放电时人体与被放电体之间的电阻值是一个恒定值。电弧放电是在人体与放电体之间有一定的距离时，他们之间空间的电场强度大于其介质(如空气)的介电强度，介质电离时产生电弧放电。电弧放电的特点是放电回路在放电初期，由于介质电离，放电回路电阻值较小，随着静电电荷的减少，静电电压减小，介质不再电离放电。有关HBM的ESD已有工业测试的标准，J

10、EDEC EIAJESD22A114，MILSTD883E等。 (2)机器模型(Machine Model-MM)，在日本和欧洲应用相当厂泛，被称为“第二种ESD模型”当IC在制造和使用过程中，机器本身累积了静电，当此机器接触到IC时，静电便经由管脚放电。这种ESD用机器模型来描述。该模型的测试标准常见的为国际电子行业标准：EIAJ-IC-121中的方法20。由于大多数机器都是用金属制造的，其等效电阻为0，但其等效电容定为20pF。其放电过程短，在几ns到几十ns之内会有数安培的瞬间放电电流产生。MM是判断器件对机器(包括SMT、测试平台等)触碰器件的静电放电的防护能力，所用判断标准是标准为J

11、ESD22一A1。 (3)带电器件模型(ChargedDevice Model DM)，在美国应用广泛，仅次于HBM。该放电模式是指器件因摩擦或其他因素而在器件内部累积了静电，但在静电累积的过程中器件并未被损伤。当带有静电的器件管脚接触到地面时，器件内部的静电通过管脚对地放电。此种模式放电时间更短，仅约几ns之内，而且放电现象更难以真实地被仿真。CDM是判断器件本身所带电对地面接触时放电的防护能力，所用的判断标准为JESD22CIOIB.0l。 (4) 传输线脉冲模型(TLPM)前述HBM、MM和CDM这三种ESD测试模型都具有相同的缺点，就是采用这些模型的测试方法对器件都具有破坏性。这些测试

12、模型提供的是静电放电敏感元器件的失效阈值，不提供元器件可能的失效机理方面的信息，而这些信息恰恰对ESD防护电路设计很重要。而TLP技术能获得这方面的信息。目前，TLP技术大量应用于ESD防护设计领域。TLP测试原理是用一段传输线来产生易于控制的稳定方波，利用此方波对ESD受试设备进行过压试验。TLP测试系统有多种。从本质上看，TLP测试是无破坏性的准确测试，这是由于TLP测试具有易于控制而且短暂的持续时间。2 失效模式与失效机理2.1 失效模式 失效问题 工业调查表明由ESD造成的IC失效占现场失效器件总数的50左右，所以近年来对ESD保护问题的研究逐渐被业界所重视。以一个典型的I/O接口电路

13、为例，（图1(a)）对输出管脚施以交流电压，测量I/V曲线，正常、短路、开路、漏电等情况均如(图1(b)所示。ESD一般会造成短路和漏电失效模式的产生。I/OPNVssVssVdd (a) 典型I/O接口电阻 开路正常短路（Vdd）正常漏电VI短路（Vss）(b)I-V曲线图1典型I/O电路及其I-V曲线 突发性完全失效和潜在性失效1突发性完全失效 突发性完全失效是器件的一个或多个电参数突然劣化，完全失去规定功能的一种失效。通常表现为开路、短路以及电参数严重漂移。 半导体器件ESD损伤失效现象主要表现为： 介质击穿 铝互连线损伤与烧熔 硅片局部区域熔化 PN结损伤与热破坏短路 扩散电阻与多晶电

14、阻损伤（包括接触孔损伤） ESD可触发CMOS 集成电路内部寄生的可控硅(SCR)“闩锁”(Latch-up)效应，导致器件被过大电流烧毁。2潜在性失效 如果带电体的静电势或存储的静电能量较低，或ESD回路有限流电阻存在，一次 ESD 脉冲不足以引起器件发生突发性完全失效。但它会在器件内部造成轻微损伤，这种损伤又是积累性的。随着 ESD脉冲次数增加，器件的损伤阈值电压逐渐下降，器件的电参数逐渐劣化，这类失效称为潜在性失效。潜在性失效的表现形式往往是器件的使用寿命缩短，或者一个本来不会使器件损伤的小脉冲却使该器件失效。潜在性失效降低了器件抗静电的能力，降低了器件的使用可靠性。半导体器件潜在性失效

15、主要表现为：（1）栅氧化层损伤 MOS 栅氧化层受到 ESD 的作用，会产生细微损伤，有时会导致栅极泄漏电流少量增加。这种情况的发生可能是由于放电时形成丝状铝硅合金，该合金尚不能跨接整个栅氧化物，使得受损的氧化层击穿电压降低，在使用时就可能由于低能量EOS 或者 ESD 使得已经受损的氧化层击穿，从而使器件失效。栅氧化层的击穿机理，目前认为可分为两个阶段: 第一阶段是建立阶段，或称为磨损阶段。在电应力作用下，氧化层内部及Si-SiO2界面处发生缺陷陷阱、电荷的积累，积累的缺陷达到某一程度后，使局部区域的电场(或缺陷数)达到某一临界值，转入下一阶段； 第二阶段是指在热、电正反馈作用下，迅速使氧化

16、层击穿的过程。栅氧寿命主要由第一阶段中的建立时间所决定。对电应力下氧化层中及界面处产生的缺陷，一般多认为是电荷引起的，对电荷的性质，主要有二种理论模型：负电荷积累模型和正电荷积累模型2。 （2）栅氧化物愈合/短路 形成的丝状铝硅合金也可能在后续的静电放电作用下被烧毁，从而使氧化栅得到“自愈”。但“自愈”的氧化栅会由于不可靠而降级，它会在后续的工作中遇到过应力或是低能量的ESD脉冲时，容易使缺陷扩大或使氧化栅发生短路。 （3）保护回路受损 文献中记载了很多因为静电放电而使芯片上的保护电路受到破坏的实例。起保护作用的二极管受到破坏，其 I-V 特性曲线变坏，在电流的传输过程中产生时间延迟效应，波形

17、的时间延迟会使器件产生细微的损伤。 （4）电荷陷阱 静电放电产生的高压瞬时脉冲会破坏器件上的电荷平衡，从而形成电荷陷阱。大量的电荷积聚在器件表面形成反型层，该反型层提供了电流泄漏通路，反型层泄漏是一个与时间和温度有关的退化现象，它会导致器件完全失效。 （5） PN结衰减 通过观察硅 PN 结的 I-V 特性曲线就可以发现它是否已经损伤。瞬时的局部加热或电应力都会使铝硅合金丝状化，这些丝状物构成了一个并行分流器，在反偏 I-V特性曲线上形成一个尖锐的拐点。铝硅合金熔融需要很高的温度。在ESD引起损伤的事件中，PN 结丝状横截面积变得很小，以至于在使用过程中产生局部加热，从而导致失效。静电放电熔断

18、如此小的细丝是非常可能的，从而使器件虽然可以使用但却不再可靠。2.1.3 静电损伤的特点 静电放电损伤未充分认识之前，人们常常将一些失效归因于早期失效或原因不明的失效。这种情况的出现是由于人们对静电放电损伤的特点缺少了解。静电放电损伤具有以下四大特点： 1. 隐蔽性 人体不能直接感知静电除非发生静电放电，但是发生静电放电人体也不一定能有电击的感觉，这是因为人体能感知的静电放电电压为 23 KV，所以静电具有隐蔽性。 2. 潜在性 有些电子元器件受到静电损伤后的性能没有明显的下降，但多次累加放电会给器件造成内伤而形成可靠性隐患。因此静电对器件的损伤具有潜在性。 3. 随机性 电子元器件什么情况下

19、会遭受静电破坏呢?可以这么说，从一个元器件产生以后，一直到它损坏以前，所有的过程都受到静电的威胁，而这些静电的产生也具有随机性，其损坏也具有随机性。 4. 复杂性 静电放电损伤的失效分析工作，因电子产品的精、细、微小的结构特点而费时、费事、费钱，要求较高的技术并往往需要使用扫描电子显微镜等贵重仪器。即使如此，有些静电损伤现象也难以与其它原因造成的损伤加以区别，使人们误把静电损伤失效当作其它失效。这在对静电放电损害未充分认识之前，常常归因于早期失效或情况不明的失效，从而不自觉地掩盖了失效的真正原因。所以静电对电子器件损伤的分析具有复杂性。2.2 ESD失效机理与失效位置 ESD产生原因两个电势不

20、同的物体相互接触会造成两个物体的电荷重新分配，指导两者电势相等。当带有电荷的半导体器件上电的一刹那，电荷泄放回路形成，瞬间高脉冲将形成导电回路，而通路上的器件结构则有可能造成损伤。ESD是由于器件局部过热导致失效的。PN结退化、接触孔损伤和栅融化一般与ESD有关。 ESD失效机理微电子器件的静电损伤，其失效机理可分为两类：一类是与电流有关的失效，如 PN结的损伤，接触孔合金钉，金属/多晶硅互连线或电阻烧坏；另一类是与电压有关的失效，ESD引起栅氧化层击穿是最常见的电压型失效3。1电流型损伤机理 （1） PN结的损伤和接触孔合金钉 ESD引起 PN结短路是最常见的失效现象。当PN结（尤其是浅PN

21、 结，如双极型晶体管的发射结或NMOS 管的漏极与衬底间的结）发生雪崩击穿，再进一步发展为二次击穿时，瞬态大电流产生的焦耳热导致局部温度急剧上升，这一局部的热量又会加速热载流子的产生，大量产生的热载流子又会进一步增大瞬态大电流，最后导致局部温度超过1415 摄氏度而发生硅的熔化，引起合金钉穿透 PN结而失效。如果产生的热量足够熔化邻近接触孔的金属，熔化的金属会在电场的作用下在结间迁移，导致结间的电阻型短路。当位于 PN结二次击穿点处的熔化的硅发生再凝固时，PN结处的 P型和 N型掺杂剂的分布发生了改变。而且，再分布的过程改变了硅的晶体性质。这些变化导致结间反向漏电流小幅或大幅增加。版图设计对

22、PN 结短路有很大影响，最敏感的是接触孔尺寸、形状及位置。较好的办法是在一个扩散区内设置多个小接触孔，以便增加孔周长；用圆形接触孔可避免电流的非均匀流动；增加接触孔与扩散区的间距，可防止电流在接触孔角落处集中。（2） 金属/多晶硅互连线或电阻烧坏 ESD事件产生的局部焦耳热也可能使金属/多晶硅互连线或电阻烧坏， 这主要取决于铝线或多晶硅线的宽度、接触孔尺寸、结面积和电流分布等。互连线的电流携带能力是它的横截面积的函数，并且还与电流聚集、台阶覆盖和热阱等因数有关。例如由于氧化层台阶处的铝层横截面积的减小，在ESD脉冲的大电流作用下，铝层更容易熔化而开路，导致器件的功能失效。ESD脉冲大电流有时只

23、是部分熔化电阻材料，导致电阻值的漂移和相关器件电参数的失效。当输入ESD保护电路中有多晶硅电阻时，静电放电容易使多晶硅电阻受到损伤，失效部位常出现于多晶硅电阻拐弯处和多晶硅电阻与铝互连线的接触孔处。扩散电阻的抗静电能力明显好于多晶硅电阻，这是因为扩散电阻的衬底可充当为一个有效的热阱，而多晶硅电阻周围的介质氧化层却阻碍了多晶硅电阻的散热。互连线承受大电流能力依赖它的横截面积，因此输入保护结构应尽量靠近键合焊盘(PAD)以缩短铝互连线长度，铝互连走线应做得足够宽，以提高抗电过应力的能力。电阻抗电过应力的的能力取决于其端头、接触孔的大小以及电阻条宽与长度。2电压型损伤机理 （1）栅氧化层损伤 当微电

24、子器件遭受极短上升时间的 ESD脉冲时（如带电器件模型），ESD保护器件还未作出及时反应，ESD电压就直接加到处在 ESD 保护器件下一级的 MOS器件的栅极上，导致栅氧化层损伤。栅氧化层击穿是最常见的过电压场致失效。过高的 ESD电压可能使介质层损伤，其损伤过程可分成以下三个阶段。首先，在介质层的某个高电场点（如介质层的边角和台阶处），ESD 脉冲产生的高压超过了介质的绝缘强度；其次，介质击穿形成的大电流流过击穿点，产生相邻区域的热斑；最后，局部的高温熔化了多晶硅栅，形成多晶硅熔化丝状物，或者，当栅氧化层由于制造工艺缺陷而有针孔时，ESD电压会使得击穿首先在针孔处发生4。（2）铝互连线与扩散

25、区短路 短路常发生在键合焊盘(PAD)连接的扩散电阻和横跨其上的电源铝条之间。由于它们之间是热氧化层且厚度较厚，所以这种短路失效几率比较小。（3）铝互连线与多晶电阻短路 短路常发生在键合焊盘(PAD)连接的多晶电阻和横跨其上的电源或地互连线之间。由于铝互连线与多晶硅电阻之间介质击穿强度比热氧化层低得多，当输入端引入 ESD时可导致该处介质击穿短路，因此版图设计时输入端的多晶硅电阻条与铝条之间应留足够距离，更要防止多晶硅电阻条与铝条重叠。 3 ESD 失效的特征了解 ESD 失效的特征有助于正确识别导致器件失效的静电放电模型， 从而更有效地帮助调查静电放电的根源，不断改进静电防护措施，降低静电放

26、电所造成的损失，保证产品可靠性。同时，也有助于认识ESD保护电路的弱点，不断改善静电保护电路，提高器件的抗静电能力。3.1人体模型和机器模型ESD失效对人体模型 ESD失效，失效器件在不同的引脚间表现为多种电学特征，如输入/输出脚漏电、电阻型短路、电源脚漏电、功能失效和退化的反向击穿电压。失效器件的物理损伤主要位于输入/输出脚的 ESD 保护电路里。但如果器件的电性能测量表现为电源脚漏电或功能失效，器件的物理损伤也可能位于器件的核心电路里先用光发射显微镜对 ESD 损伤位置进行定位，然后用氢氟酸一次性去除衬底上各层，在接触孔处可观察到合金钉留下的损伤。 图2 HBM失效-接触孔合金锭图 2 所

27、示是一张接触孔合金钉的 SEM 图片。对现场失效样品进行分析时，首先考虑机器模型 ESD 失效，失效器件的电学特征和器件的损伤形貌及位置都与人体模型 ESD失效类似5。即器件的物理损伤主要位于输入/输出脚的 ESD保护电路里。但如果器件的电性能测量表现为电源脚漏电或者功能失效，器件的物理损伤也可能位于器件的核心电路里。图3是一张对现场失效样品进行分析时所得到的接触孔合金钉的 SEM 图片6。图3 MM失效-接触孔合金钉3.2 带电器件模型ESD失效对带电器件模型 ESD 失效，损伤表现为多晶硅损伤或多晶硅栅边缘下的栅氧化层击穿，无电弧击穿。栅氧化层击穿是最常见的过电压场致失效。ESD脉冲产生的

28、高压超过了介质的绝缘强度，介质击穿形成的大电流流过击穿点，产生相邻区域的热斑；最后，局部的高温熔化了多晶硅栅，形成多晶硅熔化丝状物。或者，当栅氧化层由于制造工艺缺陷而有针孔时，ESD电压会使得击穿首先在针孔处发生。 随着芯片制造和封装测试自动化程度的提高，人体接触器件的机会相对减少，带电器件模型ESD事件已成为造成微电子器件失效的主要原因之一,其重要性越越多地收到人们的重视。图 4 是一张对现场失效样品进行分析时所得到的多晶硅熔丝的SEM 图片7。图4 CDM失效-多晶硅熔丝 4 静电放电的防护一个元件或一个产品在处理、生产或使用过程中均会受到不是显而并见的ESD损伤，其受害曲几率很难定量表示

29、。产生损伤的来源包括人体因素、摩擦生电和不合适的接地或不恰当的屏蔽，这些都是引起静电损伤的重要原因。但当在生产和加工过程中采取了必要的措施，就可能降低或控制ESD的损伤几率8。4.1 预防静电释放的外部因素加强制造、封装、测试、组装及运输等环境的静电放电防护，减少静电来源。在大规模的IC生产中要建立一整套静电防护体系。其中最基本的防护措施包括抗静电包装材料的使用或者使用空气电离器中和电荷；操作人员要佩带防静电腕带，脚、趾带箍，穿着防静电工作服及防静电鞋、袜，使用运送单个晶圆的隔离包；在工厂中设立静电保护区(EPA，electrostatic protected area)，在该区内配备防静电地

30、板、工作台和良好的接地引线，EPA内的所有人员、材料、工作面需连接到公共地以确保电位相等。带防静电服(衣、鞋、手套等)防静电服是用特殊合成纤维织成的布料，一般情况下揉搓摩擦不会产生静电，但它不是静电屏蔽服，它不能消除身上其他衣料产生的静电，故正确穿着应是里面只穿一件衬衣或内衣，外着防静电服。防静电手套(指套)具有防止静电产生、使手与产品隔离、防止汗渍污染产品等多重作用，在生产过程中是必用的。佩戴防静电腕带防静电腕带是由紧贴手腕的环带通过线内l M电阻由导线、鳄鱼夹接地。腕带应与皮肤紧密接触，不得松驰或隔以衣物；应用鳄鱼夹根部夹持静电地线裸露部分，而不应使用前端齿部夹持；静电腕带应每班上午、下午

31、各测一次并记录，松紧以通过测试为准，不合格的应立即调整或更换。 采用防静电周转箱工序问转运应用防静电储运车或卡箱，通过1 M电阻妥善接静电地，储运车或周转箱的防静电性能应每六个月检查一次。 采用防静电包装材料防静电包装材料分为静电屏蔽材料和防静电材料两类，它们的作用是不同的。静电屏蔽材料有铝箔型不透明和黑色、灰色半透明材料，屏蔽层将静电势均匀分布于整个包装表面，降低表面电势差，同时对高频强电磁场也有良好屏蔽作用。防静电材料(袋、垫)多为粉红色，仅用来作为静电敏感器件的廉价垫衬和中介包装物，它只是自身不易产生静电而已，如果有静电放电发生，则能穿过这些防静电材料对器件造成危害9。静电敏感器件的包装

32、必须用静电屏蔽材料。通常外包装为23层静电屏蔽材料，内部使用黑色高阻导电材料做支撑，可以屏蔽并中和各引脚静电势，提供静电泄放通路。相对湿度的调控空气中的相对湿度对产生的静电电压的影响很大，干燥环境中比湿润环境中产生的静电电压高1个数量级，控制湿度可以大大减少静电的产生。4.2预防静电释放的内部因素提高电路本身对ESD的保护能力也就是IC芯片中的ESD保护器件及电路的设计。 ESD保护电路的思路目前提高IC芯片内部ESD保护电路的性能是提高IC抗ESD性能的主要手段。静电放电保护电路(ESD protection circuits)是集成电路上专门用来做静电放电保护之用的，静电放电保护电路提供了ESD电流路径，以免ESD放电时，静电电流流入IC内部电路而造成损伤。通常ESD保护电路设计采用两个基本原理：1为IO缓冲区到供电电源网络（Vss或VDD)提供一个良好的电流分流通道；2在需要保护的输入器件附近提供一个电压箝位电路，以阻止高压进入栅输入端