EDA组合逻辑电路的设计

1、xxxx大学信息工程学院实验报告课程名称：CPLD/FPGA 应用开发技术实验名称：组合逻辑电路的设计实验类型：验证性口综合性口设计性实验室名称：信息学院机房班级：学号：姓名：组别：同组人：成绩：实验日期：2010年6月29日预习报告成绩： 指导教师审核（签名）： 年 月 日预习报告一、实验目的：1掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。2、加深对EPLD设计全过程的理解。3、掌握组合逻辑电路的静态测试方法。二、实验设备：1 PC机2、EDA 实验箱（主芯片是 ALTERA EPM7128SLC84-1）。三、实验内容：1、 用VHDL语言输入法设计一个四舍五入判别电路，其输入

2、为8421BCD码，要求当 输入大于或等于5时，判别电路输出为1;反之为0。2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮； 断任一开关，灯灭。3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为：A=1最高优先级B=1次高优先级C=1最低优先级要求输出端最高只能有一端为"1”，即只能是优先级较高的输入端所对应的输出端 为“ 1”。四、实验步骤：1、采用文本编辑器输入 VHDL语言源程序，建立工程。2、编译。3、仿真。4、对芯片进行编程。5、根据管脚分配情况连线。（1）四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与 LED灯相连

3、。（2） 开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED 灯相连。（3） 优先权排队电路的A、B、C三个信号分别连三个按键开关，三个输出信号 分别连三个LED灯相连。6、 控制输入信号（按键或拨码开关），观察电路输出（LED灯的亮与灭）。五、实验报告要求：1、给出电路的VHDL描述、仿真结果。2、说明波形图中输入数据的给定依据。3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？实验报告成绩： 指导教师审核(签名)： 实验报告、实验结果分析:1.用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1;反之

4、为0。程序清单:use ieee.std_logic_ un sig ned.all;port(d: in std_logic_vector(3 dow nto 0); y: out std_logic);library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;en tity pan4_5 is end pan4_5;architecture beha of pan4_5 is sig nal data in:i nteger;begindata in<=conv_in teger(d); process

5、beginif (data in>=5) the n y<='1'elsey<='0'end if;end process;end beha;断任一开关，灯灭程序清单：library ieee;use ieee.std_logic_1164.all; en tity dd isport (a,b,c,d: in std_logic;clk: in std_logic;y:out std_logic);end dd;architecture beha of dd is sig nal q:std_logic;begin仿真结果:阳|叫一EE Ti

6、me |2D7ri$| InlerrakNairneValue100.0ns200.0ns330.0 ns 400.0 ns 600.0ns 600.0ns ZOOjDis 000.0nsFl"向*IIII*IIc3；11*JJ-JJHJJH S(3 X_:I 9)(6 ；(J0111y11: : 1结果分析：由上图分析可知，d3,d2,d1,d0表示又BCD码表示的一位的十进制数。当d3,d2,d1,d0分别设为0110,转化为十进制数为 6,( 6> 5)。则输出y为1。其他可以此类推得出结论。2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮;

7、process(clk)beginif(clk'event and clk='1')thenif(a='1')or(b='1')or(c='1')or(d='1')the nq<=not q;end if ;end if ;end process;y<=q;end beha;仿真结果:4个开关中有一个状态变化,结果分析：由上图易得出：在时钟上升沿前有高电平，则输出结果翻转。代表若 则灯的状态也发生改变。3、用VHDL语言输入法设计一个优先权排队电路。排队顺序为：A=1最高优先级B=1次高优先级C

8、=1最低优先级要求输出端最高只能有一端为 程序代码： library ieee;use ieee.std_logic_1164.all;en tity paidui isport(din:in std_logic_vector(2downto 0);dout: out std_logic_vector(2 dow nto 0);end paidui;architecture beha of paidui is beginprocess(di n) begin仿真结果：1”，即只能是优先级较高的输入端所对应的输出端为case din iswhe n "000"=> do

9、ut<="000"whe n "001"=> dout<="001"when "010"=> dout<="010"when "011"=> dout<="010"when others=> dout<="100"end case;end process;end beha;1”Ref: |20t).Dn 厂Time:30.3nsI Interval: -1B9.7ns1A口200 M

10、s,Value:,100.0ns200Uns- udihi LH2r -T壬?-(-'【2r曲 idH24c2rJdin20diml1>- dinODAdoul2a畔# doull11,曰口血0结果分析:当输入为（5）e =（101）2，即 A=1，输出（100）2 =4。当输入为（3）e =（011）2，即，A=0,B=1。输出为（0101 =2。同理当输入为2时，输出也为2。实现了优先排队的功能。.、实验心得体会做完EDA实验，我感到受益匪浅。这不仅使我了解了EDA的实验系统，学习了 MAX+PLUS H软件的使用，掌握了基本的电路设计流程、方法以及技巧，更增强了我对EDA设计的兴趣。在实验的过程中，老师又结合实际详细的教了我们VHDL语言的基本指令及编程方法，教我们熟悉了在PC机上运用MAX+PLUS n软件和EPLD进行电路设计的设计和仿真过程。之后，老师为我们布置了实验任务，开始，大家都不会编写程序，或是编出来的程序有很多错误，但 是在老师的指导修改下，我们克服了困难，找到了问题所在，改正了错误，编出了正