触发器投影与详解

1、第四章 触发器触发器：在输入信号撤销后仍能保持原有状态，输出是当前输入信号和电路原有状态共同作用的结果4.2 触发器的电路结构与动作特点 4.2.1 直接置位复位RS触发器 凡是触发器都有2个状态0状态：Q=0、；1状态：Q=1、l 由或非门构成的RS触发器“1”输入强制输出为“0”，RD、SD常维持“0”SDRDQnQn+10000001110011011010001101100*1110*信号撤销后2输入端均应当回到低电平输入均为1时，撤销后状态不定；正常时不允许出现这种输入，称使用的约束条件为SDRD=0。由与非门构成的RS触发器低电平输入才能改变状态，信号撤销后应回到高电平；输入均为0

2、时，撤销后状态不定；正常时不允许出现这种输入，约束条件同样为SDRD=0。 QnQn+11100111101010111100010100001*0011*RS触发器的波形图输入信号直接加到输出门上，可以改变触发器状态，所以叫直接置位复位触发器。4.3电平触发的触发器(锁存器)l 同步RS触发器为了使各部件协调一致的动作，采用时钟信号来进行同步；同步也可以抑制竞争冒险的影响；用于同步的时钟叫同步时钟；只有在CP为高（低）电平时触发器才能发生状态改变；四种输入组合：置1、清0、不变、非法（约束条件SR=0）；为了在系统运行前（时钟产生之前）能够给触发器设定到一个期望的状态，又增加了直接置位复位输

3、入端（异步置位复位）。工作特点、符号、波形分析： 该电路的状态在CP=0时不再变化，通常应当在CP=0后才使用输出信号。CP=1时不规则的加载信号会产生误动作，如组合电路产生的竞争冒险，改变了期望的状态。所以通常不允许在CP高电平时输入信号不按要求变化。l D锁存器：(将双输入端变为单输入端)D=1时Q=1，D=0时Q=0用于单端信号输入，同时也能保证不会出现输入都为高电平的情况；但是同时也没有都为低电平的情况；CP=1时输出同样会跟着输入改变； 与或非门组成的D锁存器（7475采用）原理：1端钳制对方为0、只有为1端变成0才能改变原有状态。由传输门组成的D锁存器 TG1导通时输入信号直通，T

4、G2导通时形成互锁。4.4 脉冲触发的触发器l 主从RS触发器以上同步触发器在CP（CLK）维持高电平时，只要输入变输出就能跟着变，同步效果不理想，为了做到每个时钟周期内（每个脉冲）触发器的输出最多只能改变一次，设计出主从结构触发器。在CP=1时主触发器的状态仍然会随R、S变，但是从触发器（触发器的最终状态）不变，CP=0时从触发器虽然能随输入的变化而变，但是它的输入不会改变了。CP从1变为0的瞬间主触发器的状态（、）决定了触发器最终的状态，一般称之为时钟的下跳沿触发。但是如果下降沿时的输入为00，而那之前(CP=1期间)又有过使、产生变化的窄脉冲，然后R、S再回到00，同样会产生错误的结果。

5、所以这种主从触发器同样不允许在CP=1时输入信号不按要求变化。若下降沿时S=R=1，同样会出现不稳定状态，所以主从RS触发器也必须遵循约束条件SR=0。波形分析：（第7周期放大，CP=1时的干扰脉冲在跳变时若S=R=0仍会产生错误结果） l JK触发器将输出反馈到输入端，用“0”封锁“1”解决了SR=0的约束问题；增加了J=K=1时的“计数”工作方式；仍然存在CP=1、下降沿发生前的干扰脉冲问题。例如在Q=1时，在CP=1期间只要在K输入端（不论J端是什么电平）有一个正脉冲发生，主触发器一定会翻转成0状态，并且无法恢复，当CP下降沿时锁进从触发器。所以JK触发器更加要求在CP=1时不能有干扰信

6、号加到输入端。真值表（P195）l 多输入端JK触发器。多输入端是与逻辑关系，因此J=J1J2、K=K1K2，其他特性不变。脉冲触发的触发器总结：在每个脉冲周期只有一种状态输出主从RS触发器：CP=1期间的输入变化会导致输出出错（CP下降瞬间R=S=0，输出不是不变）；受约束条件SR=0所限；JK触发器：CP=1期间的输入变化更易导致输出出错；解决了SR=0的约束问题、增加了计数工作方式；4.5 边沿触发器仅在时钟跳变（上下皆可）瞬间的输入信号有效，其前后的变化对触发器的状态没有影响。方法是在跳变前主触发器允许其输出跟随输入变化，从触发器保持原有的状态不变；跳变的瞬间主触发器将当时的输入数据锁

7、存，不再跟随输入变化，跳变后从触发器根据主触发器锁存的数据输出。一、CMOS传输门边沿触发器正跳沿触发的D触发器。CP=0时，主触发器输出Q1=；G3、G4互锁，从触发器保持原状态，不随主触发器动作。CP变为高电平后主触发器不再跟随输入变化，而是锁住最后瞬间的数据；从触发器跟随主触发器的状态变化，因主触发器不再变化，所以输出的是主触发器刚才锁存的数据。CPDQnQn+1Qn000010101111D触发器的状态完全取决于跳变时刻的输入D，与以前的状态无关；也没有计数工作方式。D触发器与前面的D锁存器不同之处在于前者是时钟的跳沿触发，后者是电平使能，高电平期间输出跟随输入变化。二、维持阻塞触发器

8、l 维持阻塞结构的RS触发器CP=0时Q1=1，Q和保持原状；S1=S、R1=R；在CP跳变为高电平的瞬间，S1、R1决定了和Q1的值。在CP上跳变时，若S1=1、R1=0（也即=0、=1），则=0、Q1=1，并且Q=1、=0；由于=0，封锁了G4和G5，因此在整个CP=1期间不可能改变状态。在CP上跳变时，若S1=0、R1=1，情况相同，仅输出Q=0、=1；若在CP上跳变时，S1=R1=0（=1），则Q1=1，Q和维持不变；但若在CP=1的期间和中有1个先变为0，则其对应的Q（或）就变为1，且不再随输入变化；若在跳变时S1=R1=1，则会出现不确定情况，Q1和谁先变为低电平就能维持住低电平，

9、另一个必然成高电平。所以需遵从SR=0约束条件。l 维持阻塞结构的D触发器改变：去掉G4输出到G3的阻塞线，因为这根线已多余。该线原来的作用是当G4=0时封锁住G3、G6，现在G4=0G6=1，G3=1G5=0，同样封锁住G3。CP=0时，G3=G4=1若D=1，则R1=0S1=1，CP1G3=0Q=1若D=0，则R1=1S1=0 CP1G4=0=1该D触发器不会出现S1=R1的情况。l 维持阻塞JK触发器将D触发器改变为JK触发器： JKQD01X010X10000001111011110该JK触发器没有主从式JK触发器跳变前输入需稳定的问题，一切OK！三、利用传输延迟时间的边沿触发器 动作

10、特点：G3、G4动作延迟静态时，无论J、K、CP如何状态触发器状态不会改变：只要某输出为0，就一定使对方维持在1，其他任何信号都不起作用；状态改变：当输出为0的一方输入为1时先将己方输出改为1，再将对方变为0；因此只有在动态情况下才有可能改变原状态。若Q=0，欲使触发器翻转只能设法使G1输出变为“1”，也即使A1、A2都输出“0”。若输入J=1、K=0或K=1CP=0时，M=N=1，不会变化；CP=1时，M=0、N=1，因为A2输出为1，所以Q=0，因为B1=B2=0，所以=1，仍然维持原状CP由1变为0的瞬间，由于G3、G4的延迟作用仍然有M=0、N=1，使A2=0；而因CP=0，故A1=0

11、、B1=0，此刻A1、A2都输出为0，所以Q变为1；由于延迟N还维持在1，所以B1输出1，变为0。CPJKQnQn+1Qn000000111001101101000110110111104.6 触发器的逻辑功能及其描述方法4.6.1 触发器按逻辑功能的分类l RS触发器由真值表列出特性方程： (P203)特性方程是通过输入信号及原状态来求解触发器输出状态（新态、次态）的唯一方程状态转换图l JK触发器由真值表列出特性方程：状态转换图l D触发器特性方程：Qn+1=Dl T触发器在T=1时，每来一个脉冲状态翻转一次；T=0时，脉冲不起作用。特性方程：由JK触发器和D触发器构成的T（T）触发器4.

12、6.2 触发器的电路结构和逻辑功能的关系电路、电路结构、电路符号、真值表、特性方程、状态转换图l 分析电路：记住几种基本结构较为方便；RS触发器、同步RS触发器、CMOS传输门同步触发器、主从式结构、维持阻塞结构 （在P199电路基础上将D输入改变为JK输入） Qn+1=D=l 波形分析：除了常规动作外，记住在干扰信号（或约束情况）发生时会产生错误动作的情况；l 使用触发器：逻辑功能/符号图/真值表/特性方程/状态转换图几种常用符号图：4.7 触发器的动态特性4.7.1 基本RS锁存器的动态特性假定每一级门的延迟时间均为tpd传输延迟时间 （从关键信号变化开始）从输入脉冲（）开始到Q=1的时间

13、：tPLH= tpd从输入脉冲（）开始到=0的时间：tPHL=2tpd输入脉冲宽度tW：从输入脉冲开始到翻转稳定所要的时间。tWtPHL=2tpd对输入信号=0也同样4.7.2 同步RS触发器的动态特性以S端信号输入为例、R端信号输入同样传输延迟时间从输入脉冲（SCP=1）开始到Q=1的时间：tPLH=2 tpd从输入脉冲（SCP=1）开始到=0的时间：tPHL=3tpd输入脉冲宽度tW（SCP）：从=0开始到翻转稳定所要的时间tW（SCP）2tpd4.7.3 主从触发器（JK触发器）的动态特性一、信号建立时间tSET：要求输入信号在CP下降沿到时已建立了多少时间。（与书本不同）这相当于前面的

14、同步RS触发器的输入脉冲宽度tW（SCP），所以：tSET2tpd二、信号保持时间tH：J、K输入信号在CP下降沿到达时仍须保持的时间。因为CP下降到低电平J、K就不起作用了，所以tHtf（tf为CP下降时间）三、传输延迟时间： 从CP=0到Q=1的时间：tPLH=3 tpd（G9+G3+G1）从CP=0到=0的时间：tPHL=4tpd（G9+G3+G1+G2）四、最高时钟频率主触发器和从触发器翻转各要3tpd，所以最小周期为TC（MIN）6 tpd最高时钟频率FC（MAX）1/（6 tpd）4.7.4 维持阻塞D触发器的动态特性一、建立时间CP=1之前、从D信号产生到G5建立的时间：tSET2tpd二、保持时间从CP=1开始到D信号可以撤销的时间。D=0时，经过G4产生0信号封住G6，一级延时，tHLtpdD=1时，由于D的变化要经过G6的一级延迟才能加到G4、G5的输入端，而在这一个延迟时间中G3也变为0锁住G4、G5，不怕D改变，所以不用保持时间，即tHH=0；三、传