实验408021301张阿伟

1、 基于Quartus II的硬件描述语言电路设计一、实验要求 基本要求 1： 由四个数码管显示的计时电路， 低两位按照 20 进制设计，高两位按照 11进制设计。附加要求 1： 该计时电路具有校准功能,可以按 1Hz 频率校准高两位的显示,可以按 10Hz频率校准低两位的显示；附加要求 2： 高两位的进制可以任意设置。（不需要从新编译电路）附加要求 3：在计数到达某整点值时例如 0300 的时刻 （该值可以根据老师的要求设置）,4盏 LED 灯一起按照 10Hz 闪烁 5 秒钟。2、 实验代码与器件显示1. 选择器的VHDL源文件module xuanze(clk0,clk1,choose,c

2、lk);input clk0;input clk1;input choose;output clk;reg clk;always if ( choose = 1b1 ) beginclk = clk0;end else if ( choose = 1b0 ) beginclk = clk1;endEndmodule生成的器件：选择器功能描述：选择1kHz和10kHz其中一个作为输出信号2. 分频器的VHDL源文件library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNS

3、IGNED.ALL;entity fenpin isport(clk:in std_logic;-input clk 50MHzclk_1Hz :out std_logic;clk_10Hz :out std_logic);-输出clkend fenpin;architecture fwm of fenpin isconstant m:integer:=2500000;signal tmp1:std_logic;signal tmp2:std_logic;beginprocess(clk)variable cout1:integer:=0;variable cout2:integer:=0;b

4、eginif clkevent and clk=1 thencout1:=cout1+1;cout2:=cout2+1;if cout1=m*10 then tmp1=0;elsif cout1m*20 then tmp1=1;else cout1:=0;end if;if cout2=m then tmp2=0;elsif cout2m*2 then tmp2=1;else cout2:=0;end if;end if;end process;clk_1Hz=tmp1;clk_10Hz=tmp2;end fwm;生成的器件：分频器功能描述：输入50MHz的时钟信号，经分频器后输出频率为1Hz

5、和10Hz的两个信号。3. 计数器的VHDL源文件（2个）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity djishu isport(clk : in std_logic;d1 : out std_logic_vector(3 downto 0);d2 : out std_logic_vector(3 downto 0);c : out std_logic);END djishu;architecture fwm of djishu issignal dat1:std_logic_v

6、ector(3 downto 0);signal dat2:std_logic_vector(3 downto 0);BEGINprocess(clk)begin if clkevent and clk = 1 thenif dat1 = 1001 thendat1 =0000;if dat2 = 0001 thendat2 =0000;c=1;elsedat2=dat2+1;c=0;end if;else dat1=dat1+1; c=0;end if;end if;end process;d1 = dat1;d2 = dat2;end fwm;生成的器件：低位计数器功能：将输出转换为两位十

7、进制数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity gjishu isport(clk : in std_logic;jinzhi : in std_logic_vector(4 downto 0);g1 : out std_logic_vector(3 downto 0);g2 : out std_logic_vector(3 downto 0);END gjishu;architecture fwm of gjishu

8、issignal dat1:std_logic_vector(4 downto 0);signal dat2:std_logic_vector(4 downto 0);signal data1:std_logic_vector(3 downto 0);signal data2:std_logic_vector(3 downto 0);BEGINprocess(jinzhi,clk)variable q1:integer range 0 to 255;variable q2:integer range 0 to 255;variable a:integer range 0 to 255;begi

9、n if clkevent and clk = 1 thena := conv_integer(jinzhi);if a = 0 thenif dat1 = 01010 thendat1 =00000;elsedat1=dat1+1;end if;q1:=(conv_integer(dat1);q2:=(q1/10);data1 =conv_std_logic_vector(q1 rem 10,4);data2 =conv_std_logic_vector(q2 rem 10,4);elseif dat1 = (jinzhi-00001) thendat1 =00000;elsedat1=da

10、t1+1;end if;q1:=(conv_integer(dat1);q2:=(q1/10);data1 =conv_std_logic_vector(q1 rem 10,4);data2 =conv_std_logic_vector(q2 rem 10,4);end if;end if;end process;g1 = data1;g2 dis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_out=1111111;END CASE;END PROCESS;END fwm;生成的器件：七段译码器5.

11、 控制LED闪烁的VHDL源文件module LED( clk,d1,d2,g1,g2,out );input clk;input 3:0 d1;input 3:0 d2;input 3:0 g1;input 3:0 g2;output 3:0 out;reg 3:0 out = 4b0000;parameter T5s = 6d50;reg 5:0 count; reg flag;always ( posedge clk )beginif ( g2 = 4d0 & g1 =4d0 & d2 = 4d0 & d1 = 4d0 )flag = 1b1;if ( flag = 1b1 )begincount = count + 1b1;out = out;if( count = T5s )beginflag = 1b0;out = 4b0000;count = 6d0;endendendEndmodule三功能描述:四个数码管显示的计时电路， 低两位按照 20 进制设计，高两位按照 11