北航电子电路设计训练数字部分实验报告

1、B E I H A N G UNIVERSITY2022-2022-2-G02A3050-1电子电路设计训练数字 EDA局部实验报告2022年6月24日仪器科学与光电工程学院目录目 录 1.实验一、简单组合逻辑和简单时序逻辑 3.1.1 实验任务 1简单组合逻辑 3.1.1.1 实验要求 3.1.1.2 模块的核心逻辑设计 3.1.1.3 测试程序的核心逻辑设计 3.1.1.4 仿真实验关键结果及其解释 4.1.2 实验任务 2简单时序逻辑 5.1.2.1 实验要求 5.1.2.2 模块的核心逻辑设计 5.1.2.3 测试程序的核心逻辑设计 5.1.2.4 仿真实验关键结果及其解释 6.1.3

2、 实验小结 6.实验二、条件语句和 always 过程块 7.2.1 实验任务 1条件语句实现计数分频时序电路 72.1.1 实验要求 7.2.1.2 模块的核心逻辑设计 7.2.1.3 测试程序的核心逻辑设计 8.2.1.4 仿真实验关键结果及其解释 8.2.2实验任务2always块实现较复杂的组合逻辑电路92.2.1 实验要求 9.2.2.2 模块的核心逻辑设计 9.2.2.3 测试程序的核心逻辑设计 1. 02.2.4 仿真实验关键结果及其解释 1. 02.3 实验小结1.1实验三、赋值、函数和任务 1.23.1实验任务1阻塞赋值与非阻塞赋值的区别 123.1.1 实验要求 1.23.

3、1.2 模块的核心逻辑设计 1.23.1.3 测试程序的核心逻辑设计 1. 33.1.4 仿真实验关键结果及其解释 1. 33.2实验任务2在VerilogHDL中使用函数143.2.1 实验要求 1.43.2.2 模块的核心逻辑设计 1.43.2.3 测试程序的核心逻辑设计 1. 53.2.4 仿真实验关键结果及其解释 1. 63.3实验任务3在Verilog HDL中使用任务task仃3.3.1 实验要求 1.73.3.2 模块的核心逻辑设计 1.73.3.3 测试程序的核心逻辑设计 1. 83.3.4 仿真实验关键结果及其解释 1. 8实验四、有限状态机 1.9.4.1 实验任务 1利用

4、有限状态机进行时序逻辑的设计 194.1.1 实验要求 1.94.1.2 模块的核心逻辑设计 1.94.1.3 测试程序的核心逻辑设计 1. 94.1.4 仿真实验关键结果及其解释 2. 04.2 实验任务 2串行数据采样器 2. 14.2.1 实验要求 2.14.2.2 模块的核心逻辑设计 2.14.2.3 测试程序的核心逻辑设计 2. 24.2.4 仿真实验关键结果及其解释 2. 54.3 实验小结 2.5实验一、简单组合逻辑和简单时序逻辑1.1实验任务1简单组合逻辑实验要求实验代码提供的是一个可综合的数据比拟器。 从语句中可以看出是比拟数据 a, b的结果，结果相同输出1,否那么输出0测

5、试模块用于检测模块设计是否正确， 给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。练习题：设计一个字节8位的比拟器，比拟两个字节的大小，如a7:0大于b7:0那么输出高电平，否那么输出低电平。模块的核心逻辑设计II第一种实现方式：assig n module compare(equal,a,b);in put a,b;/a、b 为输入output equal; /equal 为输出 assig n equal=(a=b)?1:0;/a=b时输出为1,否那么输出为0 en dmodule第二种实现方式：always module compare(equal,a,b);in put

6、a,b;output equal;reg equal;always (a or b)/a或b的值发生变化时执行判断if(a=b)equal=1;elseequal=0;en dmodulealways (a or b) beg in if(a>b)out=1; elseout=0; end en dmodule/练习题：module compare_8(a,b,out);与练习一的不同只在于a、b要 定义为8位in put7:0 a;in put7:0 b;output out;reg out;测试程序的核心逻辑设计/'timescale 1ns/1ns/仿真时间及步长设置in

7、itialbeg ina=0;b=0;/a、b都初始化为0#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;用所有可能情况赋值测试#100 $stop;endcomparem(.equal(equal),.a(a),.b(b);/compare模块实例化/ini tial /变量初始化beg ina=0;b=0; clock=0;endalways #50 clock=clock;/产生周期为100ns时钟信号always(posedge clock)每次时钟上升沿到来，用随机数 给a b赋值，观察输出的变化beg in/a=$ra ndo

8、m%8;b=$ra ndom%8;产生8位随机二进制数字end仿真实验关键结果及其解释图1练习一仿真波形练习题的仿真结果如以下图所示。可以看到，每次时钟上升沿到来时a、b的值发生变化，输出随之变化。图2练习题仿真结果1.2实验任务2简单时序逻辑实验要求设计二分之一分频器的可综合模型。模块的核心逻辑设计always (posedge clk_in)begi nif(! reset) /reset为同步复位输入端 clk_out=0;elseclk_out=clk_out;每次输入时钟的上升沿让输出时钟反转，实现二分频end测试程序的核心逻辑设计'define clk_cycle 50 /

9、宏定义always #'clk_cycle clk=clk; / 产生输入时钟in itialbegi nclk=0;reset=1;#10 reset=O;#110 reset=1; /将初始时的不定态进行复位，开始分频输出#100000 $stop; 停止仿真end仿真实验关键结果及其解释仿真结果如以下图所示。可以看到，输出时钟 clk_out的周期是输入时钟elk 的二倍，即实现了二分频。howLOO120 WO p91 图3练习二仿真结果1.3实验小结本次实验中，我们第一次学习使用Modelsim软件，对课上所学的 Verilog语法进行了稳固和提高，参考书中给出的例子自己进行

10、了根本组合电路和时序电 路的设计，也学会了编写简单的测试模块对系统进行较为全面的测试。实验二、条件语句和 always过程块2.1实验任务1条件语句实现计数分频时序电路实验要求通过定义计数器，利用条件语句，获得一个 1/20分频器，将10MHz的时钟 分频为500KHz。练习题：利用10MHz的时钟设计一个单周期形状的周期波形。模块的核心逻辑设计/练习三 fdivision.v :always(posedge F10M) if(!reset) /同步复位端 beg inF500K<=0;j<=0；endelsebeg inif(j=9)/*用j实现计数，从0开始每个时 钟上升沿自增

11、1,增加到9后输出反转， 实现20分频。这里书中是增加到19后反转，这样得到的信号周期是原信 号的1/40，并不是1/20，故在实验中 进行了修改*/begi nj<=0;F500K=F500K; endelsej<=j+1;end练习题：always(posedge F10M) if(!reset) beg in outwave<=0; j<=0;end else beg in if(j=200) begin/从 0开始累加到200后输出置1j<=j+1;outwave<=1;endelse if(j=300) begin /累加到300时输出置0j<

12、;=j+1; outwave<=0;endelse if(j=500) beg in /累加到500时，完成一个周期， 计数器清零j<=0; outwave<=0;endelsej<=j+1;end测试程序的核心逻辑设计/fdivisio n_test.valways #'clk F10M=F10M; /产生输入时钟信号 in itialbeg inreset=1;F10M=0;#100 reset=0;#100 reset=1;#10000 $stop;endfdivision fdivision(.reset(reset),.F10M(F10M),.F500

13、K(F500K); / 模块实例化always #'clk F10M=F10M;/ 产生输入时钟in itialbeg inreset=1;F10M=0;#100 reset=0;#100 reset=1;#1000000 $stop;end仿真实验关键结果及其解释| -卍F 曙 LOW0IWUlTJirLTmT-TLIUUlJVL7i n n"J-n rLnu LrUUVUTJUlJULTLrLTLrLTLFin1b4mw_WF1.练习三的仿真结果如以下图所示。可以看到，输出时钟F500K的周期是输入F10M的1/20,符合题目要求，说明对书中代码的修改是正确的。图4练习三

14、仿真结果练习题的功能仿真结果如以下图所示。可以看到，最终输出的波形周期为 50us，符合题目要求。1-L11h iii D 1 J h 1 fa1 1so Kdi i 11 ii iAm图5练习题仿真结果2.2实验任务2 always块实现较复杂的组合逻辑电路实验要求设计一个简单的指令译码电路。通过判断指令，对输入数据执行相应的操作, 包括加减与或求反，需要做出及时的反响。练习题：运用always块设计一个8路数据选择器。模块的核心逻辑设计'plus:out=a+b; 'minu s:out=a-b; 'ba nd:out=a&b; 'bor:out=a

15、|b;'un egate:out=a; default:out=8'hx;endcaseend/练习五：'defi ne plus 3'd0'defi ne minus 3'd1'define band 3'd2'defi ne bor3'd3'define unegate 3'd4 宏定义不同 的操作方式always(opcode or a or b)beg in case(opcode)判断操作方式，对操作数a、b进 行相应的操作/always (addr or ini or in2 or in

16、3 or in4 or in5 or in6 or in7 or inO or n cs)inO至in7为8个数据输入端，三 维存放器addr为选择输入，用case分 支完成选择beg inif(! ncs)case(addr)3'b000: mout = inO;3'b001: mout = in1;endcase else3'b010mout =in2;3'b011mout =in3;3'b100mout =in4;3'b101mout =in5;3'b110mout =in6;3'b111mout =in7;mout = 0

17、; endparameter t=5;in itialbeg ina=$ra ndom%256;b=$ra ndom%256;opcode=3'h0;repeat(t)begi n#100 a=$ra ndom%256; b=$ra ndom%256;给a、b随机赋值opcode=opcode+1; end#100 $stop;endin itialbeg inn cs=0;in 0=$ra ndom%16;in 7=$ra ndom%16; addr=3'b000;repeat(9)/用随机数每次给数据输入端赋不同 的值，观察输出结果begi n#10in 0=$ra ndo

18、m%16;in 7=$ra ndom%16; addr=addr+1;end#10 $stop;end测试程序的核心逻辑设计仿真实验关键结果及其解释练习五仿真结果如以下图所示，可以看到操作数取 0、1、2、3、4时，分别 完成了加、减、与、或、求反操作。LDdJHkl&liciwiioUM肚山丄1 10 1111 lllllfl0U1D11.DfleOQLLOl加测D01m扰丁間1ODQX1D1打财gS阳uhT/片oQifetm1bdibio血1予DO:1«i 1图6练习五仿真结果练习题仿真结果如以下图所示。从图中看出，addr取不同值时，输出 mout分别等于不同输入端的值

19、，说明仿真结果是正确的。图7练习题仿真结果2.3实验小结本次实验中比第一次更为复杂，有更多需要自己编程实现的局部，并且书中 也有一些错误的地方需要修改，因此我们使用 Verilog进行开发的能力进一步增 强，也学会了 if、case条件分支的使用以及always块在较复杂的组合逻辑电路 中的应用。实验三、赋值、函数和任务3.1实验任务1阻塞赋值与非阻塞赋值的区别实验要求通过实验，掌握阻塞赋值和非阻塞赋值的区别，了解两者的不同使用场合模块的核心逻辑设计module blocki ng(clk,a,b,c);output3:0 b,c;in put3:0 a;in put clk;reg3:0b,

20、c; always(posedge clk) beg inmodule non_ block in g(clk,a,b,c); output3:0 b,c;in put3:0 a;in put clk;reg3:0b,c; always(posedge clk) beg inb=a; c=b;$display("Blocki ng:a=%d,b=%d,c=%d. ,a,b,c);enden dmoduleb<=a; c<=b;$display("Non_Blocki ng:a=%d,b=%d,c =%d.",a,b,c);enden dmodulemo

21、dule blocki ng1(clk,a,b,c); output3:0 b,c;in put3:0 a;in put clk;reg3:0b,c; always(posedge clk) beg inc=b; b=a;$display("Blocki ng1:a=%d,b=%d,c=%d.", a,b,c);end en dmodulemodule blocki ng2(clk,a,b,c); output3:0 b,c;in put3:0 a;in put clk;reg3:0b,c; always(posedge clk) b=a; always(posedge c

22、lk) c=b;en dmodule测试程序的核心逻辑设计'timescale 1n s/100ps module compare_Top;wire3:0b1,c1,b2,c2,b3,c3,b4,c4; reg3:0a;reg clk;in itialbeg inclk=0;forever #50 clk=clk;endin itialbeg ina=4'h3;$display("");#100 a=4'h7;仿真实验关键结果及其解释$display("");#100 a=4'hf;$display(""

23、;);#100 a=4'ha;$display("");#100 a=4'h2;$display("");#100 $display("");$stop;endnon _block ingnon_ blocki ng(clk,a,b2,c2);blocki ng blocki ng(clk,a,b1,c1);blocki ng1 blocki ng1(clk,a,b3,c3);blocking2 blocking2(clk,a,b4,c4); en dmodule图8练习四仿真结果仿真图中a对应输入，b1、c1对应bl

24、ocking.v的模块逻辑输出，b仁c1，可以 看出在时序逻辑中使用阻塞赋值有可能会导致输出逻辑结果不正确。而在 blocking1中，改变了两者的赋值顺序，就可以实现和non_blocking.v一样的效果。 Block in g2.v中使用多个时钟，在无优化的仿真中，逻辑输出也有错误。module tryfu nct(clk ,n ,result,reset); output31:0 result;in put3:0 n;in put reset,clk;reg31:0 result;always (posedge clk)beg in if(!resetmodule tryfu nct(

25、clk, n,result,reset); output31:0 result; in put3:0 n; in put reset,clk;reg31:0 result;always (posedge clk)beg inif(!reset) result<=0;elsebeg inresult<=n*factorial( n)/( n*2)+1); endendfunction 31:0 factorial;in put 3:0 opera nd;reg 3:0 in dex;3.2实验任务2在 Verilog HDL中使用函数321实验要求利用一个函数调用的实例，采用同步时钟

26、触发运算的执行，每个elk时钟周期前都会执行一次运算，并在测试模块中，通过调用系统任务$display及在时钟下降沿显示每次计算的结果。模块的核心逻辑设计begi n factorial=opera nd?1:0;for(i ndex=2;i ndex<=opera nd;i ndex=inde x+1)factorial=in dex*factorial; endendfun cti onen dmodule)result<=0;elsebegi nresult<=n*factorial( n)/( n*2)+1);endendfunction 31:0 factorial

27、;in put 3:0 opera nd;reg 3:0 in dex; begi n factorial=opera nd?1:0;for(i ndex=2;i ndex<=opera nd;i ndex=inde x+1)factorial=in dex*factorial; endendfun cti onen dmodulemodulecon trolfu nc(clk ,n ,result,reset,a); output7:0 result;in put3:0 n;in put1:0 a;in put reset,clk;reg7:0 result;always (posed

28、ge clk or a) beg inif(!reset) result<=0; elsebegi n case(a)2'b00: result=1; 2'b01:result=factorial( n);2'b10:result=pf( n);2'b11:result=lf( n);endcase endendfun ctio n 7:0 factorial; in put 3:0 opera nd;reg 3:0 in dex; beg infactorial=(opera nd<6&& opera nd>=0)?1:0;f

29、or(i ndex=2;i ndex<=opera nd;i ndex= in dex+1)factorial=i ndex*factorial; end endfun cti onfun ctio n 7:0pf;in put 3:0 opera nd; reg 3:0 in dex; beg inpf=opera nd*opera nd;end endfun cti onfun ctio n 7:0lf;in put 3:0 opera nd; reg 3:0 in dex; beg inlf=opera nd*opera nd*opera nd;end endfun cti on

30、en dmodule测试程序的核心逻辑设计'in clude"./tryfu nct.v" 'timescale 1n s/100ps 'defi ne clk_cycle 50module tryfuctTop; reg3:0 n,i; reg reset,clk; wire31:0 result;in itial begi n clk=0; n=0; reset=1; #100 reset=0; #100 reset=1; for(i=0;iv=15;i=i+1) begi n#200 n=i; end#100 $stop;endalways #

31、'clk_cycle clk=clk;tryfunctm(.clk(clk),. n(n ),.result(result),.reset(res et);en dmodule'in elude"./。on trolf un c.v"'timescale 1us/1 ns'defi ne clk_cycle 50module test;reg3:0 n;reg1:0 a;reg reset,clk;wire7:0 result;parameter t=16;in itialbegi nclk=0;n=0;reset=1;a=2'b0;

32、#10 reset=0;仿真实验关键结果及其解释#50 reset=1;repeat(t) begi n#200a=$ra ndom%3;#200n=$ra ndom%15;end#100 $stop;endalways #'clk_cycle clk=clk; con trolf uncm(.clk(clk),. n(n ),.result(result),.reset(res et),.a(a);en dmodule/练习六仿真结果0?153:1:s:L:87GI1 11 11I匸I:二7飞J41 !? 101n n nrLn run rLrn nLrL rLn rVT-rTT r

33、L rL rLTLnn nrLrL rLrL n r±) *0T!?,7l5v：.?尹 iiri /wnfiiyp|：?r齐1口W1 1I 1I 1II11IIiDDOCOOfb.1 II11 II lHUKUfeIlliII II l| D 1a i tilli a ii iili i « a 1 i J ROCOCO FBId1_lj jj1 <ilM*图9练习六仿真结果仿真结果利用十进制表示，模块调用函数来完成输入值n的阶乘，之后输出n*n!/(n*2+1)的整数局部，机result值/实验六练习题二 * .itein1F141 -H :：m io注出上$艸2E

34、Ea 2 JX 2力u1r J1RJWJlIllTOLWJinnnimiuinwlmiujinruininnnivuuuinnwiniiimnRQd K1 ti i:1I5 o:u【i 密：m s-1Jps1 1 11 1111II1JOJJJJJJOt DEII11 111inuuucca'psii 1i a n n 1i 1Gjxt 12SD0CXCCpqIISOCIDOC图10练习六练习题仿真结果图中定义a为控制变量，a=1,表示求阶乘，a=2表示求平方，a=3表示求立方, 其他输出结果为0。利用随机数产生输入值n,当n为负值时，输出为0。3.3实验任务3在 Verilog HD

35、L中使用任务task实验要求利用always块和一个比拟两变量大小排序的任务，设计出4个4位并行输入数的高速排列组合逻辑。模块的核心逻辑设计endtask sort2; in out3:0 x,y; reg3:0 tmp; if(x>y) beg in tmp=x; x=y; y=tmp;end en dtaskmodule sort4(ra,rb,rc,rd,a,b,c,d); output3:0 ra,rb,rc,rd;in put3:0 a,b,c,d;reg3:0 ra,rb,rc,rd;reg3:0 va,vb,vc,vd;always(a or b or c or d) be

36、gi nva,vb,vc,vd=a,b,c,d; sort2(va,vc);sort2(vb,vd);sort2(vc,vd);sort2(vb,vc);ra,rb,rc,rd=va,vb,vc,vd;en dmodule333测试程序的核心逻辑设计'timescale 1n s/100ps'in elude "sort4.v"module task_Top; reg3:0 a,b,c,d; wire3:0 ra,rb,rc,rd;endb=$ra ndom%15;c=$ra ndom%15;d=$ra ndom%15;in itialbegi na=0;b

37、=0;c=0;d=0;repeat(50) begi n#100 a=$ra ndom%15;仿真实验关键结果及其解释#100 $stop;endsort4sort4(.a(a),.b(b),.c(c),.d(d),.ra(ra),.rb(rb), .rc(rc),.rd(rd);en dmodule图11练习七仿真结果从实验仿真结果可以看出，利用 task非常方便的实现两数据之间的交换排 序，通过在电平敏感的always块中屡次调用，实现4变量的高速排序，是用函 数无法实现相同的功能。另外，task也防止了直接用一般语句来描述所引起的不 易理解和综合时产生冗余逻辑的问题。实验四、有限状态机4

38、.1实验任务1利用有限状态机进行时序逻辑的设计实验要求设计一个串行数据检测器。要求是：连续 4个或4个以上为1时输出为1, 其他输入情况为0。编写测试模块对设计的模块进行各种层次的仿真，并观察波 形。模块的核心逻辑设计module serial(x,result,clk,rst,state);in put x,clk,rst;output result;output1:0 state;reg1:0 state;wire result;reg2:0 count;parameter IDLE=0,HEAD=1,TAIL=2;assig n result=(state=TAIL)?1:0; alwa

39、ys(posedge clk) if(!rst) begi nstate<=IDLE;endelsecasex(state) IDLE:if(x=1) beg in state<=HEAD;coun t=1;end+1;TAIL;state<=IDLE;HEAD:if(x=1)begi n coun t=co untif(co un t=4) beg in state<=end end else begi ncoun t=0; endTAIL:if(x=0)begi nstate<=IDLE;coun t=0; end default:state<=IDLE

40、; endcaseen dmodul测试程序的核心逻辑设计'timescale 1ns/1ns'in elude "./serial.v"module serial_top;reg clk,rst;reg23:0 data;wire2:0 state;wire result,x;assig n x=data23; always #10 clk=clk;always (n egedge clk) data=data22:0,data23; in itial仿真实验关键结果及其解释beg inclk=0;rst=1;#2 rst=0;#30 rst=1;data

41、='b0011_1110_1101_1111_0000_01 01_1111_1111;#10000 $stop;endserial serial(x,result,clk,rst,state);en dmoduleo图12练习八仿真结果仿真结果如图8所示。蓝框位置显示输出result为1时，当输入x变为0后 输出也变为0黄框位置显示当输入x连续4个1后，输出result变为14.2实验任务2串行数据采样器421实验要求对于输入的串行非归零码NRZ的串行数字矩形脉冲信号rxd采样。外部 提供码元同步信号shift_strobe移位触发和采样脉冲串信号shift_bclk移位位时钟。其中

42、，shift_strobe对应每个数据位码元起始时刻 shift_bclk的周期为 码元宽度的16分之一。为了抗干扰，在一个码元宽度内，shift_bclk的最前3个 和最后2个采样值被忽略，取中间11个采样值作多数判决。判决结果打入移位 存放器，该存放器具有并行输出端 output 8:0 packet_raw_data模块的核心逻辑设计module uart_rx_detector ( rst_ n, rxd, shift_strobe, shift_bclk,packet_raw_data );in put rst_ n;in put rxd;in put shift_strobe, s

43、hift_bclk;output 8:0 packet_raw_data; / 9-bit for the Iongest framereg 8:0 packet_raw_data;parameter THRESHOLD_ONE = 6 ;parameter 1:0 S_IDLE = 2'b00; parameter 1:0 S_HEAD = 2'b01; parameter 1:0 S_BODY = 2'b11;parameter 1:0 S_TAIL = 2'b10;reg 3:0 dent ;reg 3:0 ent ;reg1:0 state, nexts

44、tate;reg 3:01c nt;always(posedge shift_bclk) if(!rst_n)state<=S _IDLE; else state<=n extstate;always(state or posedge shift_bclk) case(state)SDLE:if(shift_strobe)beginn extstate=S_HEAD;1cnt=0;cn t=1;endS_HEAD:beg incn t<=c nt+1;if(cnt>1) nextstate=S_BODY;endS_BODY:beg incn t<=c nt+1;i

45、f(cnt>13) nextstate=S_TAIL;endS_TAIL: nextstate=SDLE;default: nextstate=S _IDLE;endcasealways(state or rst_n or ent)if(!rst_n)packet_raw_data=9'b0000_0000_0; elseif(state=S_TAIL)beg inif(1cnt>=THRESHOLD_ONE)begi n packet_raw_data=packet_raw_datav<1; packet_raw_data0=1;endelse begi n pac

46、ket_raw_data=packet_raw_datav<1; packet_raw_data0=0;endendelse if(state=S_BODY)1cn t=1c nt+rxd;en dmodule测试程序的核心逻辑设计'timescale 10ns / 1ns'in clude "uart_rx_detector.v"'in elude "uart_rx_timer.v"'in elude "n egedge_detector.v"module tb_uart_rx_deteetor

47、;reg high_freq_clk ;/ con trolled sig nal/ con trolled sig nal/ a narrow pulse by/data_e nd's/ gen erated in put sig nal/ observed sig nalreg clk ;reg rst_n ;reg en able_ n ;wire shift_strobe, shift_bclk, data_e nd ; wire data_end_negedge ;detect ingn egative edgewire uut_rst_ n ;reg rxd ;wire 8:0 packet_raw_data ;/in teger i , j ;parameter 0:43 DATA_FRAMES =11'b0_11111111_1_1,START_DATA_PARITY_STOP11'b0_10001100_0_1,11'b0_11001110