可编程复习内容总结

1、复习内容总结nFPGA部分. 关于本门课程的一些概念性东西，比如PLD、FPGA、CPLD等一些重要器件的概念，功能，基本结构；现代数字系统的设计方法，FPGA的设计流程，本门课重点是基于Quartus的相关知识点1.1可编程逻辑器件基础 n1.1.1 概述n可编程逻辑器件（Programmable Logic Device，简称为 PLD）是20世纪70年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。lPROMlFPLAlPALlGALlEPLDlCPLDlFPGA其中EPLD、CPLD、 FPGA的集成度较高，属于高密度PLD。目前生产和使用的PLD产品主要有:1.1.3

2、 可编程逻辑器件的 基本结构和电路表示方法n1. 可编程逻辑器件的基本结构可编程逻辑器件的基本结构n可编程逻辑器件种类较多，不同厂商生产的可编程逻辑器件的结构差别较大。可编程逻辑器件的基本结构由:1.输入缓冲电路2.与阵列3.或阵列4.输出缓冲电路等4部分组成。 1. 可编程逻辑器件的基本结构n其中输入缓冲电路主要用来对输入信号进行预处理，以适应各种输入情况，例如产生输入变量的原变量和反变量；n“与阵列”和“或阵列”是PLD器件的主体，能够有效地实现“积之和”形式的布尔逻辑函数；n输出缓冲电路主要用来对输出信号进行处理，用户可以根据需要选择各种灵活的输出方式（组合方式、时序方式），并可将反馈信

3、号送回输入端，以实现复杂的逻辑功能。 2. PLD电路的表示方法 n（1）PLD连接的表示法连接的表示法n PLD中阵列交义点上有3种连接方式：n硬线连接、接通连接和断开连接。（a）硬线连接（不可编程） （b）接通连接 (c) 断开连接图1.1.9 PLD中阵列交义点上的3种连接方式（2）输入）输入/反馈缓冲单元表示法反馈缓冲单元表示法nPLD的输入缓冲器和反馈缓冲器都采用互补的输出结构，以产生原变量和反变量两个互补的信号，如图1.1.10所示。A是输入，B和C是输出，真值表如表1.1.1所示。 AB C010 11 0图1.1.10 PLD缓冲器 表1.1.1 PLD缓冲器真值表 从真值表可

4、见：BA ，C （3） PLD与门表示法与门表示法n与阵列是PLD中的基本逻辑阵列，它们由若干个与门组成，每个与门都是多输入、单输出形式。以三输入与门为例，其PLD表示法如图1.1.11所示，图中DA * B * C 图1.1.11 3输入端的PLD与门图1.1.12为4输入端与门电路，PA*B*D。图1.1.13为4输入端与门电路，PA*图1.1.12 4输入端与门图1.1.13 4输入端与门 *B*0 （4）PLD或门表示法或门表示法n或阵列也是PLD中的基本逻辑阵列，它们由若干个或门组成，每个或门都是多输入、单输出形式。以4输入与门为例，其PLD表示法如图1.1.14所示，图中YP1P3

5、P4 图1.1.14 4输入端的PLD或门n例：一个PLD异或门电路如图1.1.15所示。图中 图1.1.15 PLD异或门连接图 2. 现代数字系统的设计方法现代数字系统的设计方法 n现代数字系统的设计采用“ Topdown”（自顶向下）设计方法，设计步骤如右边图1.2.1所示。 1.2.2 优秀FPGA设计的重要特征n可读性n可重复性n可测性1.3.1 可编程逻辑器件的一般设计流程n 可编程逻辑器件的设计过程是利用EDA开发软件和编程工具对器件进行开发的过程。可编程逻辑器件的一般设计流程如图1.3.1所示，包括七个步骤。图1.3.1可编程逻辑器件的一般设计流程第二 FPGA器件n对FPGA

6、结构中一些重要组成部分的功能能够进行描述，比如LUT、CLB、IOB、BlockRAM、DLL、IP等等l查找表查找表(Look-Up-Table)结构结构 查找表查找表(Look-Up-Table)简称为简称为LUT，LUT本本质上就是一个质上就是一个RAM。 目前目前FPGA中多使用中多使用4输入的输入的LUT，所以每一，所以每一个个LUT可以看成是一个有可以看成是一个有4位地址线的位地址线的RAM。当用。当用户通过原理图或户通过原理图或HDL语言描述一个逻辑电路以后，语言描述一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可开发软件会自动计算逻辑电路的所有可能结果，并把

7、真值表能结果，并把真值表(即结果即结果)写入写入RAM，这样，每，这样，每输入一个信号进行逻辑运算就等于输入一个地址去输入一个信号进行逻辑运算就等于输入一个地址去进行查表，找出地址对应的内容，然后输出即可。进行查表，找出地址对应的内容，然后输出即可。 1.1 FPGA的基本工作原理的基本工作原理 LUT示例芯片组成芯片组成 1.2 FPGA的芯片结构的芯片结构 主要有可编程输入主要有可编程输入/输出单元、基本可编程逻辑单输出单元、基本可编程逻辑单元、内嵌元、内嵌SRAM、布线资源、底层嵌入功能单元、布线资源、底层嵌入功能单元和内嵌专用单元等和内嵌专用单元等 。1.1.可编程输入输出单元（可编程

8、输入输出单元（IOB） IOB单元是芯片与外界电路的接口部分，可单元是芯片与外界电路的接口部分，可完成不同电气特性下对输入完成不同电气特性下对输入/输出信号的驱输出信号的驱动与匹配要求动与匹配要求. FPGA的的IOB被划分为若干个组被划分为若干个组(Bank)，每个，每个Bank的接口的接口标准由其接口电压标准由其接口电压VCCO决定，一个决定，一个Bank只能有一种只能有一种VCCO，但不同，但不同Bank的的VCCO可以不同。只有相同电气标可以不同。只有相同电气标准的端口才能连接在一起，要求准的端口才能连接在一起，要求VCCO电压相同是接口标电压相同是接口标准的基本条件。准的基本条件。

9、2.2.可配置逻辑块可配置逻辑块(CLB) CLB是是FPGA内的基本逻辑单元内的基本逻辑单元 .CLB的实际数量和特性会依据器件的不同而不同，但是每的实际数量和特性会依据器件的不同而不同，但是每个个CLB都包含一个可配置开关矩阵，此矩阵由选型电路都包含一个可配置开关矩阵，此矩阵由选型电路(多多路复用器等路复用器等)、触发器和、触发器和4或或6个输入组成。个输入组成。 典型的典型的CLB结结构示意图构示意图3.3. 数字时钟管理模块（数字时钟管理模块（DCM） Xilinx推出的推出的FPGA可提供数字时钟管理和可提供数字时钟管理和相位环路锁定。相位环路锁定。 DCM的主要优点在于：的主要优点

10、在于： 可实现零时钟偏移（可实现零时钟偏移（Skew），消除时钟分配延），消除时钟分配延迟，并实现时钟闭环控制。迟，并实现时钟闭环控制。时钟可以映射到时钟可以映射到PCB上用于同步外部芯片，这上用于同步外部芯片，这样就减少了对外部芯片的要求，而将芯片内外的样就减少了对外部芯片的要求，而将芯片内外的时钟控制一体化，以利于系统设计。时钟控制一体化，以利于系统设计。 DCM模块的关键参数：输入时钟频率范围、输出模块的关键参数：输入时钟频率范围、输出时钟频率范围和输入时钟频率范围和输入/输出时钟允许抖动范围等。输出时钟允许抖动范围等。 IP（Intelligent Property）核）核1.3 IP

11、核简介核简介 是具有知识产权的集成电路芯核总称，是是具有知识产权的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。同的半导体工艺中。 IP核的提供方式上看，通常将其分为软核、硬核核的提供方式上看，通常将其分为软核、硬核和固核这三类。从完成和固核这三类。从完成IP核所花费的成本来讲，核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复硬核代价最大；从使用灵活性来讲，软核的可复用性最高。用性最高。 1. 数字时钟管理数字时钟管理DCM 1.4 FPGA常见

12、技术常见技术 数字时钟管理模块（数字时钟管理模块（DCM，Digital Clock Manager）是基于）是基于Xilinx的其他系列器件的其他系列器件所采用的数字延迟锁相环（所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块。）模块。 DCM由四部分组成由四部分组成: 1.DLL模块；模块； 2.数字频率合成器数字频率合成器DFS 3.数字移相器数字移相器DPS 4.数字频谱扩展器数字频谱扩展器DSS DLL主要由一个延时线和控制逻辑组成。主要由一个延时线和控制逻辑组成。延时线对时钟输入端延时线对时钟输入端CLKIN产生一个延时产生一个延时，时钟分布网线将该时钟分配

13、到器件内的，时钟分布网线将该时钟分配到器件内的各个寄存器和时钟反馈端各个寄存器和时钟反馈端CLKFB；控制逻辑在反馈时钟到达时，采样输入时控制逻辑在反馈时钟到达时，采样输入时钟以调整二者之间的偏差，实现输入和输钟以调整二者之间的偏差，实现输入和输出的零延时。出的零延时。 (1) DLL模块模块 DLL简单模简单模型示意图型示意图 第三 设计输入n对几种主要的输入方法，比如原理图输入、VHDL/Veirlog语言描述，要知道其原理，特别是VHDL，知道这几种方法的含义和区别第四 功能仿真n关于功能仿真的特点、含义及其与时序仿真的区别nQuartus软件中，从建立一个project到最终仿真成功的操作步骤，重点是其中的几大步骤要理解第五 FPGA的下载配置电路设计n常用的FPGA下载配置模式JTAG要知道VHDL语言部分nVHDL的特点的特点nVHDL基本结构基本结构n对于一些简单实例要能够进行框架划分，对一对于一些简单实例要能够进行框架划分，对一些重要组成部分要知道其含义及功能些重要组成部分要知道其含义及功能n对一些常用的客体及赋值方式要掌握对一些常用的客体及赋值方式要掌握n对对VHDL的描述方式要掌握其特点，尽量能进的描述方式要