EDA实验报告时序电路

1、精选优质文档-倾情为你奉上专用集成电路设计实验报告实验78 时序逻辑的特性姓名：戴士珺学号：班级：电科1301指导老师：赵岩1、 实验目的理解CMOS静态传输门寄存器的结构和时序特性。了解SPICE仿真模型、门级（RTL级）仿真模型、电路综合模型之间的区别。2、 实验内容静态CMOS传输门主从正沿触发寄存器的结构如下图所示。a) 描述其工作原理。b) 设使用0.25um工艺，NMOS管的尺寸为L = 0.250um，W = 0.375um；PMOS管的尺寸为L = 0.250um，W = 1.125um。仿真反相器和传输门的延时。c) 计算寄存器的建立时间、保持时间、传播延时。d) 根据（c）

2、中计算出的时序特性参数，调整D和CK之间的相位关系，使用SPICE分别仿真D的变化满足建立时间要求、不满足建立时间要求、满足保持时间要求、不满足保持时间要求的情况。答：a）工作原理：当时钟处于低电平时（CLK=0），T1导通T2关断，输入D被采样到节点Qm上。在此期间，T3和T4分别关断和导通。交叉耦合的反相器（I5，I6）保持从锁存器的状态。当时钟上升到高电平时，主级停止采样输入并进入维持状态。T1关断T2导通，交叉耦合的反相器I2和I3保持Qm状态。同时，T3导通T4关断，Qm被复制到输出Q上。b) 反相器延时：仿真波形图如图1.1所示。图1.1 反相器延时仿真波形图Measure输出文件

3、为：$DATA1 SOURCE='HSPICE' VERSION='U-2003.09 '.TITLE '*dai78_1object' invt1dlay invt2dlay temper alter# 2.795e-11 1.937e-11 25.0000 1.0000 输入下降延时：2.795e-11s 输入上升延时：1.937e-11s（这里及以下计算的都是50%50%延时）传输门：仿真波形如图1.2所示这里设置传输门的C端（Nmos的栅极）为高电平，输入A为脉冲信号，测试B端输出的延时。图1.2 传输门的延时Measure输出文件为：$

4、DATA1 SOURCE='HSPICE' VERSION='U-2003.09 '.TITLE '*dai78_1object' invt1dlay invt2dlay temper alter# 1.204e-11 1.108e-11 25.0000 1.0000 上升沿延时：1.204e-11s 下降沿延时：1.108e-11s该部分的程序为：*dai78_1object.lib 'cmos25_level49.txt' TT .options post=2.tran 1ps 1ns .probe .global pvcc

5、vccVcc pvcc 0 dc 2.5VV1 A 0 pulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps)V3 C 0 dc 2.5V *pulse(0V 2.5V 0ps 0ps 0ps 200ps 400ps).subckt inv in out m1 out in GND GND NMOS L=0.25u W=0.375um2 out in pvcc pvcc PMOS L=0.25u W=1.125u.ends.subckt trang A B C0 C m1 B C0 A pvcc PMOS L=0.25u W=1.125um2 B C A GND NMOS

6、 L=0.25u W=0.375u.endsx1 C C0 invx2 A out C0 C trang.measure tran invt1dlay trig V(A) val=1.25V td=0 rise=2+ targ V(out) val=1.25V td=0 rise=2.measure tran invt2dlay trig V(A) val=1.25V td=0 fall=2+ targ V(out) val=1.25V td=0 fall=2 .endc)计算寄存器的建立时间选择反相器上升沿和下降沿延时中较大的作为传播延时Tpd_inv=27.95ps.选择传输门上升沿和下降

7、沿延时中较大的作为传播延时Tpd_tx=12.04ps假设污染延时为0，而且CLK的反向输出延时也为0.则建立时间=3*Tpd_inv+Tpd_tx=95.89ps传播延时= Tpd_inv+Tpd_tx=39.99ps维持时间为0.当时钟为高电平时，传输门T1关断。由于D输入和CLK在到达T1之前都要通过反相器，所以在时钟变为高电平之后输入上的任何变化都不会影响输出。d)设置输入D和时钟CLK都为pulse电压源。输入D延时130ps 时钟CLK延时300ps相差170ps仿真的波形输出如图1.3所示。图1.3 输入与时钟相差170ps时的仿真波形输出由上至下依次是D、CLK、Q、Qm，可以

8、看出Q的值不对。可以看到Qm有上升的过程，但是在上升结束前传输门T2的输入就已经下降了。而时钟在传输门T2两端的节点稳定在同一值之前就有效了，因此造成了不正确的值写入主寄存器。调整输入D与时钟的时间差输入延时120ps时钟延时300ps相差180ps仿真的波形如图1.4所示图1.4 输入与时钟相差180ps时的仿真波形输出可见Q的输出稳定在2.5V（高电平），所以对输入D的采样值是正确的。故寄存器的建立时间应小于等于180ps，在171ps180ps之间。继续调整输入与时钟的时间差，通过仿真得到寄存器的建立时间。相差175ps时的仿真波形图：图1.5 输入与时钟相差175s时的仿真波形输出相差

9、173ps时的仿真波形：图1.6 输入与时钟相差173s时的仿真波形输出 相差171ps时的仿真波形：图1.7 输入与时钟相差171s时的仿真波形输出这里Q的输出错误，所以建立时间应大于171ps相差172ps时的仿真波形：图1.8 输入与时钟相差172s时的仿真波形输出Q的输出正确，所以可以在ps级确定寄存器的建立时间为172ps。保持时间：验证保持时间是否为0s即让输入的下降沿与时钟的上升沿的时间差为0.仿真的波形图如图1.9所示。图1.9 输入与时钟相差0s时的仿真波形输出可见即使保持时间为0，Q依旧输出正确。传播延时：这里计算从CLK边沿的50%点处到Q输出的50%点处的延时。仿真波形

10、如图1.10所示。图1.10 传输门寄存器的传播延时$DATA1 SOURCE='HSPICE' VERSION='U-2003.09 '.TITLE '*dai76_2object' upt1dlay downvt2dlay temper alter# 1.371e-10 1.944e-10 25.0000 1.0000 可见Tc-q（lh）=137.1psTc-q（hl）=194.4ps疑问：为何依照书上P-244计算出的建立时间和传播延时与仿真得到的结果不同呢？分析：可能是因为书上的计算是假设了污染延时为0，CLK经过的反相器延时也为0.显

11、然在仿真中，这些假设都是不能成立的。所以计算出现了误差。程序（网表文件）：*dai76_2object.lib 'cmos25_level49.txt' TT .options post=2.tran 1ps 3ns .probe .global pvcc vccVcc pvcc 0 dc 2.5V*V1 A 0 dc 2.5VV3 D 0 pulse(0V 2.5V 0ps 0ps 0ps 1.25ns 3ns)V4 Clk 0 pulse(0V 2.5V 500ps 0ps 0ps 0.5ns 1ns )x1 Clk Clk0 inv.subckt inv in out m

12、1 out in GND GND NMOS L=0.25u W=0.375um2 out in pvcc pvcc PMOS L=0.25u W=1.125u.ends.subckt trang A B C0 C m1 B C0 A pvcc PMOS L=0.25u W=1.125um2 B C A GND NMOS L=0.25u W=0.375u.ends.subckt headg inD inC inC0 outQx1 inD inD0 invx2 inD0 B inC0 inC trangx3 B outQ invx4 outQ A invx5 A B inC inC0 trang.endsx3 D clk0 clk Qm headg x4 Qm clk clk0 Q headg.