计算机的存储系统

1、第6章 计算机的存储系统现代计算机采用程序控制方式工作，因此，用来存放程序的存储系统是计算机的重要组成部分。存储器包括内存储器和外存储器。内存储器包括主存储器和高速缓冲存储器，外存储器即辅助存储器。主存储器简称主存，它位于主机内部。本章介绍计算机的存储系统，包括主存储器的基本组成、层次结构和工作原理，高速缓冲存储器的工作原理，以及各类外存储器。6.1 存储器与存储系统概述 存储器的作用现代计算机都是以存储器为中心的计算机，存储器处于全机的中心地位。存储器的作用可归纳为： 存放程序和数据。计算机执行的程序、程序运行所需要的数据都是存放在存储器中的。 现代计算机可以配置的输入输出设备越来越多，数据

2、传送速度不断加快，并且多数采用直接存储器存取（DMA）方式和输入输出通道技术，与存储器直接交换数据而不通过CPU。 共享存储器的多处理器计算机的出现，使得可利用存储器来存放共享数据，并实现各处理器之间的通信，更加强了存储器作为整个计算机系统中心的作用。 存储器分类按存取方式分类 随机存取存储器RAM(Random Access Memory） 特点：存储器中任何一个存储单元都能由CPU或/O设备随机存取，且存取时间与存取单元的物理位置无关。 用途：常用作主存或高速缓存。 只读存储器ROM(Read-Only Memory） 特点：存储器的内容只能读出而不能写入。用途：常用来存放固定不变的系统程

3、序。作为固定存储，故又叫“固存”。 随着用户要求的提高，只读存储器产品从ROM可编程只读存储器PROM光可擦除可编程只读存储器EPROM电可擦除可编程的只读存储器EEPROM，为用户方便地存入和改写内容提供了物质条件。顺序存取存储器SRAM 特点：存储器中存储的信息（字或者记录块），完全按顺序进行存放或读出，在信息载体上没有惟一对应的地址号，访问指定信息所花费的时间和信息所在存储单元的物理位置密切相关。其存取时间长，速度慢。如磁带存储器。 直接存取存储器DAM 特点：存储器的任何部位（一个字或字节、记录块等）没有实际的、连线的寻址机构，当要存取所需要的信息时，必须执行两个逻辑操作：首先，直接指

4、向整个存储器的一个小区域（如磁盘上的磁道或磁头）；然后对这一小区域像磁带那样顺序检索、记数或等待，直至找到最后的目的块（磁道上的扇区）。这种存储器容量大，存取速度介于随机存储器与顺序存取存储器之间，多用作辅存，磁盘存储器就是直接存取存储器。 顺序存取存储器和直接存取存储器又合称为串行访问存储器.按存储介质分类 半导体存储器:双极型和MOS型半导体存储器。 双极型半导体存储器采用TTL电路或ECL电路作存储单元，存取速度快，但功耗大，集成度低，多用作快速、小容量的存储器，如高速缓存。MOS型半导体存储器主要用作主存储器。 磁表面存储器 广泛使用的是磁盘存储器和磁带存储器。特点是：存储容量大，位价

5、格低，但结构为机电组合，工艺复杂，存取速度慢，主要用作辅助存储器。在微型计算机系统中，软磁盘存储器和硬磁盘存储器是基本配置。 光盘存储器按信息的可保存性分类 分为易失性存储器和非易失性存储器。断电后，存储的信息将消失的存储器，称为易失性存储器，RAM为易失性存储器。 断电后，存储的信息仍保存在存储器中，称非易失性存储器，ROM、FLASH和磁性材料存储器为非易失性存储器。按在计算机中的作用分类 按在计算机中的作用分类，可将存储器分为主存储器（内存）、辅助存储器（外存）和缓冲存储器等。 存储器的层次结构 存储器的三级存储体系结构示意图主存辅存层次 把CPU所需的现行程序和数据存放在存取速度快，容

6、量有限的称为“主存”或“内存”的半导体存储器中，供CPU直接使用。主存必须具有和CPU相当的工作速度，才能保证整个计算机运算速度的提高。那些暂时不用或尚未用到的程序和数据则存放在容量大、存取速度慢的称为辅助存储器的磁表面存储器或光盘存储器中，当CPU需要执行某程序时，可以将其从辅存调入内存。构成主存辅存层次。主存辅存层次使整个存储系统具有接近主存的存取速度，又有辅存的容量和接近辅存的位平均价，较好地解决了大容量和低成本的矛盾。辅存只与主存交换信息，CPU不直接访问辅存，因此，辅存的存取速度可以慢些。主存的存取速度和CPU的存取速度往往差一个数量级。这样，主存的存取速度就成了计算机整机速度的瓶颈

7、。 主存高速缓存层次 为了弥补主存速度的不足，在CPU与主存之间增加一级容量不大，速度很高的“高速缓冲存储器”（Cache），借助于辅助硬件把高速缓存与主存构成一个整体。该整体具有接近于高速缓存的速度、主存的容量和接近于主存的每位平均价格，解决了速度与成本之间的矛盾。由于这个层次完全由硬件实现，不用系统辅助软件干扰，因此它对程序员来说是透明的。 6.2 主存储器 主存储器的性能技术指标存储容量：存储器中可以容纳的存储单元总数称为存储容量。 存储单元可分为字存储单元和字节存储单元。字存储单元是指一个机器字的存储单元，相应的单元地址称为字地址；而字节存储单元，是指存放一个字节的单元，相应的地址称为

8、字节地址。如果一台计算机中可编址的最小单位是字存储单元，则该计算机称为按字编址的计算机；如果一台计算机中可编址的最小单位是字节存储单元，则该计算机称为按字节编址的计算机。目前大多数计算机采用字节为单位。在按字节寻址的计算机中，存储容量的最大字节数可由地址码的位数来确定。例如，某台计算机的地址码为n位，则可产生2n个不同的地址码，如果地址码全部利用，则其最大容量为2n个字节。当然，一台计算机设计定型以后，其地址总线、地址译码范围也已确定，因此，它的最大存储容量是确定的。而实际配置存储容量时，只能在这个范围内选择，一般主存储器实际的存储容量远远小于理论上的最大容量。 存储容量单位通常采用KB、MB

9、、GB表示。K为210，M为220，G为230，也就是说，1KB=1024B，1MB=1024KB，1GB=1024MB。存取时间(TA) 存取时间又称存储器访问时间，是指启动一次存储器操作到完成该操作所需的时间。具体地说，存取时间从存储器收到有效地址开始，经过译码、驱动，直到将被访问的存储单元的内容读出或写入为止。存储周期(TM) 存储周期又称访内周期，是指连续启动两次独立的存储器操作所需间隔的最小时间。它是衡量主存储器工作性能的重要指标。 存储周期的倒数，称为存储速度。它表示每秒从存储器进出信息的最大数量，其单位用字/秒或字节/秒表示S=1/TMC 。如果用位/秒表示，还应考虑总线宽度W。

10、S=1*W/TMC 存储器带宽：每秒访问二进制位的数目，标明了一个存储器在单位时间内处理信息的能力。 例如，总线宽度为32位，存储周期为250ns则 存储器带宽=32b/250ns=32*109b/250ns=128Mbps=32MBps可靠性 可靠性是指在规定的时间内，存储器无故障工作的时间。通常用平均无故障时间MTBF（Mean Time Between Failures）来衡量。MTBF越长，说明存储器的可靠性越高。性能价格比 性能与价格的比值是衡量存储器经济性能好坏的综合性指标。这项指标与存储器的结构和外围电路以及用途、要求、使用场所等诸多因素有关。性能是前述四项性能的综合，价格是存储

11、器的总价格。若用C表示存储器的总价格（成本），用S表示存储容量（以字节位单位），则每个字节的成本c=C/S（元/字节）。 随机存取存储器随机存取存储器按其元件的类型来分，有双极型和MOS型存储器两类。在存取速度和价格两方面，双极型存储器比MOS型存储器高，故双极型存储器主要用于高速的小容量存储体系。在MOS型半导体存储器中，根据存储信息机构的原理不同，又分为静态MOS型半导体存储器（简称SRAM）和动态MOS型半导体存储器（简称DRAM）。SRAM采用双稳态触发器来保存信息，只要不断电，信息就不会丢失；DRAM利用记忆电容来保存信息，使用时只有不断地给电容充电才能使信息保持。SRAM的集成度较

12、低，功耗也较大；DRAM的集成度较高，功耗低。在现代计算机中，内存容量较大，常由DRAM构成。静态半导体存储器SRAMSRAM由存储体、地址译码电路、读写电路和控制电路组成，一个4096×1位的SRAM的框图如下图所示。图中，A0A11为地址线，用来寻址存储器中的某一个单元。Din、D0UT为数据线，实现数据的输入/输出。W/R为读写控制信号线，用来实现读写操作控制。为CS片选信号线，只有当CS有效时，该芯片的地址线、数据线和读写控制线才起作用，才能实现对该存储器的读写操作。 存储体 半导体存储器的存储体由多个基本存储电路组成，每个基本存储电路对应1个二进制数位。上图所示的存储器内部

13、含有4096个存储单元，每个单元包含一个基本存储电路。存储单元按行、列排列成一个十分规则的阵列。一个m×n的存储体矩阵如下图所示。每一个小方框代表一个基本存储电路，存放一位二进制数，每一横行代表一个存储单元，并行排列n个小框，表示字长为n位。每一位都有一条数据线，称作位线，编号相同的位公用一条位线，它是对外交换信息的通路。字线是经过译码后的输出线，共m条，每一条字线驱动一个存储单元，任何一个存储单元的长度都是相等的，读写操作时同一地址码的n位存储位同时被驱动。地址译码电路 地址译码电路的输入信息来自于总线中的地址信号，若某一存储器的地址输入信号线有n条，则表明该存储器有2n个存储单元

14、。地址译码电路的功能是接收总线中的地址信号并将其转换为存储体内部的存储单元选择信号。地址译码有两种方式单译码方式：相应的电路采用一维编址方式。它通常适用于小容量的存储器。若一个4096×1位的存储器采用一维编址方式，则其地址译码电路有12条输入线，4096条译码输出线（字线），该译码电路的输入、输出关系如上图所示。从该电路图中可以看到，一维编址方式在存储容量很大时会因字线过多致使存储器内部电路过于复杂而不实用， 双译码电路，相应的电路采用二维编址方式。目前大容量存储器多采用二维编址方式。它采用双译码电路，一个叫X地址译码电路，另一个叫Y地址译码电路。若每一个有n/2个输入端，它可以译

15、出2n/2个输出端，那么两个译码器交叉译码的结果，共可译出2n/2×2n/2=2n个输出状态，其中n为地址信号线的数目。但此时译码输出只有2n/2+2n/2=2n/2+1根，与一维译码电路相比，大大节省了译码输出线。例如：4096×1位存储器的二维编址方式如下图所示，4096个存储单元排列成64× 读写电路和控制电路 存储器的基本操作是读操作和写操作，所以组成存储体的结构除了存储体和地址译码器以外，还有读写控制电路和控制信号输入输出流向的I/O电路。 右图是一个二进制位的读写控制和I/O电路的示意图。SRAM存储器的组织及其寻址静态RAM存储器常用在主存规模较小的

16、微型计算机中，静态RAM存储器的读写操作时序与微型计算机系统总线的读写操作时序基本匹配，因此，它需要较少的外围电路就可直接与系统总线相连，内存的扩充非常方便。 中央处理器发出的读写操作信号通过系统总线实现对存储器的读写操作，其过程主要分为以下三步： 由地址总线给出地址信号。 通过控制总线发出相应的读操作信号或写操作信号。 在数据线上实现数据传送。因此，存储器与系统总线的连接也要实现对应的三类信号线的连接，即地址线的连接、控制线的连接、数据线的连接。位扩展法是进行位数的扩充（加大字长），存储器的字数与系统的要求相同。 【例】字长为8位的某微型计算机，采用的存储器芯片的规格是8K×1，要

17、求扩展为8K×8的存储器。此时就需进行位扩展。 计算所需的存储器芯片的数量。计算的方法是：用需扩展的总容量去除以一片存储器芯片的容量。 8K×8/8K×1=8。 确定地址线和数据线。8K×8的存储容量需用13条地址线、8条数据线，地址线的数目与存储器芯片的地址线数目相同，因此，只需将对应的系统总线的地址线与存储芯片的地址线连在一起即可。存储芯片的数据线只有一条，可将8片存储芯片的每条数据线分别连到8条数据线上。在这种连接方式中，没有片选信号的要求，可将存储芯片的片选信号直接接地。 字扩展法字扩展法是指增加存储器中的字数量，而位的数量保持不变。 方法是：将

18、各芯片的地址线、数据线、读写控制线并联，与系统总线相应的地址线、数据线、读写控制线连接，而片选信号用来区分各芯片的地址范围。字扩展法的关键是各芯片地址范围的确定，即片选信号的连接。片选信号用系统地址总线的高位地址经译码器译码得到。【例】用4片16×8Kb的芯片组成64×8Kb的存储器原理图。 计算所需的存储器芯片的数量。 64K×8/16K×8=4 确定地址线和数据线。 16×8Kb的存储容量需14条地址线、8条数据线；64×8Kb的存储容量需16条地址线、8条数据线。系统数据线D0D7分别与存储器的D0D7相连；系统地址总线A0 A

19、13分别与存储器的A0 A13相连；而A14，A15经译码器分别与存储器芯片的4个片选信号连接。地址分配。 64×8Kb存储器地址范围是0000HFFFFH其中芯片1的地址范围4000H3FFFH；芯片2的地址范围4000H7FFFH；芯片3的地址范围8000HBFFFH；芯片4的地址范围C000HFFFFH。 字位扩展法在存储器扩展时，通常在字向和位向都要扩展。一个存储容量为M×N位的存储器，若用L×K位的存储器芯片组成，这个存储器总共需要M/L×N/K片存储器芯片。 【例】存储器字位扩展，存储器采用INTEL2114芯片（1K×4b），要求

20、扩展成4K×8位的容量。 计算所需的存储器芯片的数量。整个存储器共需8片INTEL2114芯片。 确定地址线、数据线和片选线。 INTEL2114芯片本身有地址线10条（A0A9）、数据线4条（D0D4）、一条片选信号和一条读写控制信号WE。系统扩展4K×8位存储器，提供地址线12条（A0A11），数据线8条，因此每两片INTEL2114组成一组，构成8位字长的存储器组。系统地址总线的低10条（A0A9）对应地连接到INTEL2114的地址线，高两位地址线A11、A10连到24译码器的输入端，译码器产生4个译码输出信号，每一个信号分别连接4组存储器的中一组。数据总线的高4位

21、数据（D7D4）连接到存储器序号位为奇数的存储器芯片，低4位数据（D3D0）连接到存储器组序号为偶数的存储器芯片。系统读写控制信号与INTEL2114对应的信号相连。地址分配。 4×8Kb存储器地址范围是000HFFFH其中芯片1的地址范围000H3FFH；芯片2的地址范围400H7FFH；芯片3的地址范围800HBFFH；芯片4的地址范围C00HFFFH。 用不同规格的存储器芯片扩展存储器【例】设系统要求扩展32K×8位的存储器，提供的存储器芯片是：4K×4的芯片4片，8K×8的芯片3片。 扩展32K×8位的存储器需15条地址线（A0A14）

22、，8条数据线（D0D7）。4片4K×4的存储器芯片构成8K×8的存储器，每两片为一组，每组4K×8位；3片8K×8的存储器芯片构成24K×8的存储器，每片一组。 控制线的连接：控制线的连接较简单，只要将控制总线的读写控制信号WE与每一存储器芯片的读写控制线WE直接相连即可。数据线的连接：芯片组3、4、5的存储器芯片都为8位数据宽度，将对应的8位数据线与系统数据总线相连即可。芯片组1、2由4片4K×4的存储器芯片组成，每组两片，每片的数据宽度为4位，因此，将每组其中一片的4位数据线连接到系统数据总线的D7D4，另一片连接到D3D0。 地

23、址译码线的连接：不同规格芯片的连接，关键在于译码器输入线与输出的选择。对于输入线来说，通常以容量最小的芯片为基础。因此,容量大的芯片其片内高位地址线也要参加译码，例8K×8位芯片的A12要参加译码，才能保证整个存储器地址的连续。本例以最小容量4K×4位的存储器位基础，32K是4K的8倍，故选用38译码器，74LS138 38译码器的引脚图及功能表如图6-14。根据38译码器的功能表和表6.3的地址分配表,用A14、A13、A12三位地址线作译码输入，译码输出共8条线，由上到下，000选择第一组芯片，001选择第二组芯片，第三组至第五组为8K×8位的芯片，有8K个单

24、元，是第一、第二组芯片4K个单元的两倍，需用两条译码输出线选择，故各增加与门一个，由010和011共同选择第三组芯片，由100和101共同选择第四组芯片，110和111共同选择第五组芯片。另外，若系统地址总线有16条，A15地址线未参加译码，它可随机出现0、1两种情况，若将其加于A14A0决定的任何一个地址码上，可以出现两种不同的地址码。这种现象称为地址的重合。 由于A15未参加译码，因此又称部分译码。部分译码时必定会出现地址重合或覆盖现象。如果A15一起参加译码，则称全译码。全译码无地址重合的现象，此时，多出的地址范围空置。要实现全译码只需将A15与74LS138的G1相连，此时地址码的最高

25、位为1；或将A15与74LS138的G2a 或G2b相连，此时地址码的最高位为1动态RAMDRAM是以MOS管栅极和衬底间电容上的电荷来存储信息的，由于MOS管栅极上的电荷会因漏电而泄放，故存储单元中的信息只能保持若干毫秒。为此，要求在13毫秒中周期性地刷新电容上的电荷，而DRAM本身是不具有刷新功能的，这就必须附加刷新逻辑电路。 另外，DRAM将地址分为行地址和列地址，行地址和列地址分时复用，以减少引脚数目，因此，DRAM的扩展比较复杂。 但在设计存储器时，常常采用DRAM器件，原因有三： DRAM的集成度高； DRAM的功耗低； DRAM的价格低廉 DRAM的组成早期在IBM PC/XT微

26、型计算机上使用的DRAM是4164芯片。在此以4164为例来说明DRAM的组成。4164是64K×1位的芯片，采用双列直插式封装，其结构框图如下图所示。64K存储器需16条地址线，为了减少封装引脚数，动态RAM将地址线分为行地址和列地址两部分，行、列地址共用8条地址线，采用分时复用的方法访问存储器单元。 在访问存储器某一单元时，先将低8位地址（A0A7）作为行地址，由行地址选通信号将其锁存到行地址缓冲器，再由行地址译码器产生256个译码输出选择信号；然后将高8位地址（A8A15）作为列地址，由列地址选通信号将其锁存到列地址缓冲器，再由列地址译码器产生256个译码输出选择信号。行、列地

27、址选择线的交叉组合即可对64K位不同单元进行寻址。 4164芯片的存储器体由4个128×128存储体组成，每个存储体与一个128位读出放大器相连，经I/O门控电路及输出缓冲器，将存储体中的每一位选择连接到数据总线上。 DRAM的刷新DRAM的存储单元是以电容中的电荷存储信息，如果它处于静态时，电容中的信息将因电荷泄漏而逐渐消失。为了保持存储信息的不变，必须反复对存储单元进行充电，以恢复原来的内容，这个过程称为刷新。 DRAM的MOS存储单元电路采用类似“读”操作的方式进行刷新。读出过程恢复存储单元的MOS栅极电容电荷，并保持原单元的内容不变。读出过程又叫再生过程。在再生过程中，只发行

28、地址选择，不发片选信号和列地址，每次再生一行。因此，每次对存储器的每一行进行读出，就可对存储器的每一个单元进行刷新。但这些读写操作是随机的，有些单元可能因长时间得不到访问而丢失信息。因此，刷新必须是定时的。对存储器上下两次刷新时间的间隔称为刷新周期，一般来说，刷新周期为13ms。定时刷新由专门的控制逻辑电路来完成，它不依赖于外部的访问，所以对CPU来说是透明的。 常用的刷新方法有集中式、分散式和异步式三种。集中式刷新 所谓集中式刷新，是指在允许的最大刷新周期内，根据存储容量的大小和存取周期的长短，集中安排一段刷新时间，在刷新时间内停止读写操作。例如，某一动态RAM由128×128存储

29、矩阵组成，存取周期为0.5s，连续刷新128行，共需128个读周期，即一次刷新的总时间为64s。若刷新周期为2ms，那么，2ms内有4000个读写操作。在这4000个读写操作内，前面3872个周期用来进行读写或维持信息，后面128个周期用来刷新。由此图可以看出，在读写操作时，不进行刷新操作，因此，读写操作不受刷新操作影响，读写速度较高。但在刷新时，必须停止读写操作。这段不能进行读写操作的时间称为“死区”。在本例中，这段“死区”占4000个周期中的128个，故死时间率为3.2%。分散式刷新 分散式刷新是指把每行存储单元的刷新分散到每个读写周期内进行，即把系统对存储器的访问周期分为两段，前一段用来

30、读写数据或使存储器处于保持状态，后一段用来对存储矩阵的一行进行刷新。这种刷新方式增加了系统对存储器的存储时间，避免了“死区”，但加长了存储器的存储时间，降低了整机的处理速度。而且刷新时间过于频繁，没有充分利用所允许的最大刷新间隔时间。这种方式不使用于高速存储器。异步式刷新 异步刷新是上述两种方法的结合，它充分利用最大间隔时间并使“死区”缩短。对于128×128存储矩阵的芯片来说，每行的刷新间隔时间是2ms/128，即每隔15.6s刷新一行。在2ms内分散地对128行轮流刷新一遍，刷新一行是只停止一次读写操作时间。这样，对每一行来说，刷新时间仍为2ms，而“死区”的长度则缩短为0.5s

31、。DRAM控制器DRAM的访问与刷新需要由硬件电路的支持，这个硬件电路包括刷新计数器、刷新/访存裁决、刷新控制逻辑电路等。这些电路集成在一片半导体芯片上，形成DRAM控制器。DRAM控制器是总线与动态RAM芯片之间的接口，它将总线信号变换为适合DRAM访问的信号。DRAM控制器为内存的扩展带来很大方便。 Intel8203就是一个DRAM控制器。它是专门为支持2127、2118和2164DRAM而设计的。8203内部结构从功能上分可分为两部分：一是地址处理部分，二是时序处理部分，其逻辑框图如下页图所示。地址处理部分用来处理动态RAM正常读写时地址信号和刷新过程中的地址信号。正常读写时，地址信号

32、由地址总线提供。对于一般的DRAM，都用行地址和列地址公共用一组引脚来减少引脚数目。为此，在动态RAM控制器内部，行地址和列地址之间要用一个多路转换器来切换，而在外部，在给出一组地址信号的同时，动态RAM控制器再输出RAS或者CAS信号，向DRAM芯片告示此刻输出的地址到底是行地址还是列地址。所以， RAS和CAS是提供外部DRAM的行地址和列地址的选通信号。 另外一个多路开关用来实现地址的切换。因为在正常读写时，行地址来自地址总线，而在刷新时，行地址来自刷新计数器。 时序处理部分:8203要产生各种时序，这些时序都来自一个基准时钟。 8203的时序处理部分有3个主要输入端，即RD/S1、WR

33、和REFRQ/ALE。 WR和RD是CPU对内存的读写信号，REFRQ是专门用来输入外部刷新请求信号的。从图中可以看到，8203内部有一个刷新定时器，它使动态RAM每隔2ms就全面地完成一次刷新过程。也就是说，如果没有外部刷新请求，那么，刷新定时器会每隔1020s就发一次刷新请求，对动态RAM进行逐行刷新。但有时候，希望从外部控制刷新定时，这时，就可以从REFRQ端输入外部刷新请求。 DRAM扩展应用举例以DRAM控制器8203与DRAM2164配合为例，说明DRAM的扩展方法。8203和2164的连接关系如下图所示。2164内部有4个128×128的基本存储电路，它们合起来组成64

34、K×1位的存储容量。但是，2164对外只有8条引脚A7A0，即行地址和列地址共用同一组引脚，这样，就要靠时序来区分是行地址还是列地址。8203接受系统总线的地址信号后，先输出行地址，同时输出一个负脉冲，作为行地址的选通信号；然后输出列地址，同时输出一个负脉冲，作为列地址的选通信号。行地址和列地址的最高位用来确定当前操作针对4个矩阵中的那一个。在内存刷新周期中，最高位地址不用，这样，4个矩阵同时被刷新，用128个刷新周期就可以对64K字节整个刷新一遍。64K字节是由8片2164芯片构成，这8片芯片的地址线和选通信号线分别连接在一起，因此，可以将它们看成4个128×128

35、15;8的立体矩阵。 8203在设计时，已经考虑了使其输出信号和2164的输入要求进行很好的配合。由OUT7OUT0先后提供行地址和列地址，和则为模块中所有的2164提供列地址选通信号和写信号。8203的地址输出和2164的输入正好相位相反，不过，这不会引起什么问题，只是在地址线上为全“0”时，实际上存取的是行地址和列地址为全“1”的字节。 在8203和2164相连时，体选输出端只有和可用，也就是说，一般情况下，一块8203可以连接2个64K的存储组。而在8203和2117、2118相连时，均为可用，这样，可以用一块8203连接4个16K的存储组。不过，在16位数据总线系统中，一般按“字”进行

36、存取。在按字存取的情况下，2个存储组（分别存放高位字节和低位字节）一起被选中，所以，2个存储组共用1个体选信号，比如。这样，一个8203实际上就可以连接4个64K的存储组，即一共连接32块2164芯片，组成256K的模块。在按字节存取的情况下，利用体选信号、和低位字节有效信号、高位字节有效信号组合起来，实现对4个存储组中某1组的选择。 只读存储器只读存储器ROM的特点是一旦ROM中有了信息，就不会轻易改变，也不会在掉电时丢失，它们在计算机中是只供读出的存储器。 ROM器件有两个显著的优点： 结构简单，位密度比RAM高。 非易失性，信息存储可靠性高。 ROM可以分为以下4种。 掩膜型ROM或者简

37、称ROM 可编程只读存储器PROM 可擦除可编程的只读存储器EPROM 可用电擦除的可编程的只读存储器EEPROM掩膜型ROM掩膜型ROM中的信息是厂家根据用户给定的程序或数据对芯片进行2次光刻而决定的。根据制造技术，掩膜型ROM又可分为MOS型和双极型两种。MOS型功耗小，但速度比较慢，微型计算机系统中用的ROM主要是这种类型。双极型速度比MOS型快，但功耗大，只用在速度要求较高的系统中。 在数量较少时，掩膜ROM的造价很贵，但是，如果进行批量生产，那么，就相当便宜。 掩膜ROM的引脚信号比较简单，只有1组地址输入引脚，1组数据输出引脚和1个片选信号及1个芯片输出使能端。可编程的ROM（PR

38、OM）可编程的ROM便于用户按照自己的需要来写入信息。这种ROM一般由二极管矩阵组成，写入时，利用外部引脚输入地址，对其中的二极管键进行选择，使某一些被烧断，某一些保持原状，于是就进行了编程。那些保持原状的二极管键代表“1”，而那些烧断的二极管键代表“0”。PROM一旦进行了编程，就不能再进行编程了。 PROM的价格和数量无关，但是PROM的电路和工艺比ROM复杂，又具有可编程的特性，所以，价格比较贵。一般在非批量使用时，用PROM比用掩膜ROM要便宜；在批量使用时，则掩膜ROM比较便宜。可擦除、可编程的ROM（EPROM）EPROM是一种可以多次进行擦除和重写的ROM。 在EPROM中，信息

39、的存储是通过电荷分布来决定的，所以，编程过程就是一个电荷注入过程。编程结束后，尽管撤除了电源，但是，由于绝缘层的包围，注入的电荷无法泄漏，因此，电荷分布能维持不变，也就是说，EPROM也是一种非易失性的存储器件。 只有当一个外部能源（比如紫外线光源）加到EPROM上时，EPROM内部的电荷分布才会被破坏，此时，聚集在各基本存储电路中的电荷会形成光电流泄漏走，使电路恢复为初始状态，从而擦除了写入的信息，这样的EPROM可以写入新的信息。不过，EPROM的写入过程很慢，所以，它仍然是作为只读存储器放在计算机系统中使用。为了使EPROM具有可修改性，EPROM和其他集成电路的包装不同，如下图所示。在

40、EPROM芯片上方，有一个石英窗，从而允许紫外线穿过而照射到电路上。将EPROM放在紫外线光源下照射30分钟（一般为15分钟，视具体型号而异）后，EPROM中的内容就会抹除，于是，就可以重新对它编程。以Intel 2764为例，介绍EPROM的几种工作方式Intel 2764是一种位容量为8K×8的EPROM，它有13条地址线（A12A0），8条数据线（D7D0），2条电压输入端VPP和VCC，除此以外，还有一条芯片允许端和编程脉冲控制端PGM。 Intel 2764有4种工作方式，即读方式、编程方式、校验方式和备用方式。读方式在读方式下VPP和VCC接5V电压，地址输入端A12A0

41、用来输入存储单元的地址，编程脉冲控制端PGM和芯片允许端连在一起，当这两端为低电平即有效时，数据线上便出现所寻址单元的内容。这种方式和掩膜ROM的读出方式几乎一样。下图是2764的读方式时序图，这里要注意的一点就是芯片允许信号必须在地址稳定以后有效，才能保证读得所需单元的数据。编程方式在编程方式下，VCC仍加+5V电压，但VPP引脚要按厂家要求加上+12+25V的电压，引脚为高电平，从A12A0端输入要编程的单元地址，在D7D0端输入数据，这时，再在PGM端加上+5V编程脉冲，便可进行编程。下图左半部分就是2764编程方式时序，其中要注意的一点就是必须在地址和数据稳定之后，才能加上编程脉冲。

42、校验方式校验方式总是与编程方式配合使用的，以便在每次写入一个字节数据之后，紧接着将写入的数据读出，去检查写入的数据是否正确。在校验方式下，VPP和VCC与编程方式时候的接法一样，端为低电平，编程脉冲控制端也为低电平。上页图的右半部分就是校验方式时序图。备用方式EPROM除了读方式、编程方式和校验方式外，还有一种备用方式。要使EPROM工作在备用方式，只要使PGM端输入一个TTL高电平即可。在备用方式下，芯片功耗下降为读方式下的25%，此时，数据输出端为高阻抗状态。可用电擦除的、可编程的ROM（E2PROM）可用电擦除的可编程ROM简称EEPROM。这种器件和EPROM的外型和管脚分布十分相似，

43、只是擦除过程不需要用紫外线光源。 EEPROM通常有4种工作方式，即读方式、写方式、字节擦除方式和整体擦除方式。下表列出了EEPROM Intel 2815的工作方式及各种方式下的信号电平。从表中可以看到，根据、和VPP的不同，就可选择其中某种工作方式。 读方式是E2PROM最经常使用的工作方式，此时，地址输入端为所需读取的存储单元的地址，、均为低电平，VPP加46V电压，输出端便会得到读得的数据。 写方式时，从地址输入端上输入要写入数据的单元地址，数据输入端为要写入的数据，端和端均为高电平，VPP加+21V电压即可。 在字节擦除方式下，由地址端输入要擦除的字节的地址，为低电平，为高电平，VP

44、P上要加上+21V电压，数据端则要加上TTL电平，这样即可以对指定字节进行擦除。 整体擦除方式可以使整片E2PROM回到初始状态。在整体擦除方式下，端为低电平，端要加上+9V+15V高电平，VPP端加21V电压，数据端和字节擦除方式时一样，要加上TTL电平。6.3 并行主存储器所谓并行主存储器，是指在一个主存周期内可以并行读取多个数据字的主存储器。通常采用单体多字和交叉存取方式。 寻址方式有单体多字寻址方式、多体存储器的寻址方式和多体交叉寻址方式。单体多字寻址方式当并行的存储器共用一套地址寄存器和地址译码电路时称为单体方式，其结构原理图如下。多个并行存储器与同一地址寄存器连接，所以同时被一个单

45、元地址驱动，一次访问读出的是沿n个存储器顺序排列的n个字，故也称单体多字方式。 与单体单字结构的存储器相比，单体多字寻址方式在存取速度方面有明显的优点，因为，单体单字存储器的每一个主存周期只能读出一条指令或一个数据，在取指和读取数据的周期内，CPU处于等待状态，因此工作效率低。在本例所示的单体4字的寻址方式中，一次能读出4个字长为w位的数据或指令，然后再以单字长的形式送给CPU执行。多体存储器的寻址方式下图是多体存储器原理图计算机系统中的大容量主存是由多个存储体组成的，每个存储体都有自己的读写线路、地址寄存器和数据寄存器，能以同等的方式与CPU交换信息，每个存储体容量相等，它们既能同时工作又独

46、立编址。这种结构的寻址方式有利于并行处理，能够实现多个分体的并行操作，一次访问并行处理的n个字，不像单体方式那样一定是沿存储器顺序排列的存储单元内容，而是分别由各分体的地址寄存器指示的存储单元的内容。因为各分体工作独立，因此，只要进行合理的调度，就能实现并行处理，两个存储体可以同时进行不同的操作。例如一个存储体被CPU访问时，另一个存储体可用来与外部设备进行直接存储器存取（DMA）操作。多体交叉寻址方式多体交叉是多体存储器的另一种组织形式，下面以一个四体交叉存储器的组织形式为例，来说明多体交叉存储器的工作原理。下图是四体交叉原理图。多体交叉寻址方式与多体存储器寻址方式不同，多体存储器是以高位地

47、址作为模块号，低位地址作为体内地址，每个模块体内地址是连续的；多体交叉寻址方式是以低位地址作为模块号，高位地址作为体内地址，各模块间地址编号采用交叉方式。上图所示的4个模块M0、M1、M2、M3的编址如下表所示。框内序号表示存储单元的地址编号J=0，1，2。n体交叉寻址方式的规则满足以下4点地址连续的两个单元分布在相邻的两个模块中，地址按模块号方向顺序编号。 同一模块内相邻的两个单元地址之差等于n。例如在四体交叉存储器结构方式下，两个单元地址之差等于4。 任何一个存储单元的二进制地址编号的末lg2n位正好指示该单元所属模块的编号，访问主存时只要判断这几位就能决定访问的是那个存储模块。在四体交叉

48、存储器结构方式下，M0模块的每个单元地址的二进制编码最后两位都是00，M1模块都是01，M2模块的都是02，M3模块的都是03。 同一模块内每个单元地址除去模块号后的高位地址正好是模块内单元的顺序号，由此就可决定访问单元在模块中的位置。6.4 高速缓冲存储器 高速缓冲存储器的工作原理CPU在一段较短的时间内，是对连续地址的一段很小的主存空间进行访问。对于数组这类数据结构，在主存中存放的地址空间也是连续的。因此，CPU对主存的局部地址空间访问较为频繁，而对此范围以外的访问甚少，这种现象称为程序访问的局部性。根据局部性原理，在CPU和主存之间，设置一个存取速度高而容量相对较小的存储器，是解决计算机

49、系统速度瓶颈问题的一个有效措施。这一高速的容量较小的存储器称为高速缓冲存储器(Cache)，和主存构成“Cache主存”的层次结构。CPU对位于主存的正在运行的程序和处理的数据建立一个副本，存放在高速缓冲存储器Cache中，CPU就可直接从Cache中取指令执行程序和处理数据，从而大大提高了计算机运行程序的速度。高速缓冲存储器的基本结构 高速缓冲存储器Cache由存储体、Cache-主存地址映像和Cache替换机构组成，结构如下图所示。Cache存储体是以一定的字容量所组成的存储模块，尽管它的位置介于CPU和主存之间，但CPU对它访问的功能全部由硬件实现，因此，Cache对程序员来说是透明的。

50、Cache的存储体和主存一样被分成若干个块，每个块称为一页，页的容量通常为在一个主存周期内能够访问主存的字数。 Cache存储体的容量和页的大小是影响Cache工作效率的重要因素，通常以“命中率”来衡量Cache的效率。所谓命中率，是指CPU所要访问的信息在Cache中的比率。相反，将CPU所要访问的信息不在Cache中的比率称为失效率。一般来说，Cache存储体的容量比主存小得多，但不能太小，太小了会使命中率降低；Cache存储体的容量也不能过大，过大了会增加成本，使整个计算机系统的性能价格比降低。 地址映像地址映像功能是把CPU发送来的主存地址转换成Cache地址。主存地址由标记(段号)、

51、块(页)号和块(页)内地址三部分组成，Cache的地址由块(页)号和块(页)内地址两部分组成。主存与Cache的块(页)的地址相同，主存的块(页)号与Cache的块(页)号对应。在Cache中，还有一个标记，它以Cache地址中的块(页)号为地址，该单元内存放着该块所对应的主存块的段号。当CPU送来主存地址时，首先用块号去访问Cache的标记，如果取出的内容和段号相同，说明CPU要访问的内容已经在Cache中，称为命中，其块号和块内地址就是访问Cache的地址；如果从Cache标记中取出的内容和段号不相同，表示CPU当前访问的内容不在Cache中，称为块失效，这时，CPU则用主存地址从主存中取

52、出所需的内容，并把它存放到Cache中，若不能装入Cache，则应启动替换算法，根据某种替换策略，把该块替换到Cache中。 替换机构当发生块失效现象时，应将从主存中取出的内容存放到Cache中。若Cache中尚有空闲的块，则可将新的内容写入；若Cache中的块都已装满，则需要进行替换。替换机构是按替换算法设计的，其作用是指出应该替换的块号。替换算法与Cache的命中率密切相关，替换机构由硬件实现。高速缓冲存储器的读写操作 Cache的读操作 CPU在执行读操作指令时，由地址总线发出地址信号，地址信号经地址映像产生两种情况中的一种：一种是命中，另一种是未命中。若为命中，即所需的信息已经在Cache中，CPU通过硬件电路直接访问Cache；若没有命中，即CPU访问的信息不在Cache中，那么，CPU就要访问主存，并把访问的信息调入Cache。在把从主存读出的信息存入Cache时，如果Cache中无空闲的块，则利用替换机构找出一个旧块，把该块