chap未来趋势与挑战PPT课件

1、新型器件结构目前研发焦点“无光源”纳米结构制备技术第1页/共41页19001950196019702000VacuumTubeTransistorICLSIULSI10 cmcmmm10 mm100 nm一百年中，电子开关器件的关键（最小）尺寸缩小106倍!10-1 m10-2 m10-3 m10-5 m10-7 m器件几何尺寸的持续减小成就了微电子技术的无处不在，产生了无数的应用，造就了信息社会。Down Scaling：Enabler第2页/共41页器件几何尺寸的减小直接导致：1、减小寄生电容，由此减小MOSFET的开关时间减小功耗2、增加单位面积晶体管的数量增强电路功能 促成并行运算 增

2、大运算速度器件几何尺寸的减小最为关键、有效Prof. Iwai, Tokyo Inst Tech.为什么要减小器件的几何尺寸?第3页/共41页集成电路特性的改善和成本的降低主要是通过晶体管几何尺寸持续不断地减小得以实现的。集成电路工艺的发展和进步Performance / CostMarket Growth20002005201020152020110100GATE LENGTH (nm)YEAR LOW POWER HIGH PERFORMANCEITRS，International Technology Roadmap for SemiconductorsTransistor Scalin

3、gPITCHInvestment YEAR:20042007201020122014HALF-PITCH: 65 nm 45 nm 32 nm22 nm 15 nm第4页/共41页WakabayashiNECLength of 18 Si atomsIts real (nano-device)!第5页/共41页体硅MOSFET技术Current flowing between the Source and Drain is controlled by the voltage on the Gate electrode SubstrateGateSourceDrainMetal-Oxide-Se

4、miconductor Field-Effect Transistor:栅长, Lg绝缘氧栅厚度, Tox结深, XjM. Bohr, Intel DeveloperForum, September 2004GSDcourtesy of Prof. KurodaKeio University)期望得到的MOSFET特性:开启时驱动电流要大（High ON current）关闭时漏电流要小（Low OFF current）|GATE VOLTAGE|CURRENTVT第6页/共41页MOSFET：一个低功耗、效率高的逻辑开关P welln+ sourcen+ drainGate oxiden+

5、poly gateGate spacerVGLog(ID)Ideal switchVtIonIoffMOSFET switchIoffLWS/CWD/CSourceDrainVG=VDChannelBCPVD- - - -N+N+N+-LWS/CWD/CSourceDrainVG=0ChannelBCPd- - -N+N+N+After F. BOEUF, MIGAS 2006第7页/共41页为什么需要新的晶体管结构?当沟道长度Lg 减小时，漏电流必须得到有效的控制漏电流同时也发生在远离沟道的表面区 Lets get rid of it!DrainSourceGateThin-BodyMOSF

6、ETBuried OxideSourceDrainGateSubstrate“Silicon-on-Insulator” (SOI)Wafer Lg第8页/共41页薄体MOSFET使用薄体可以有效地控制漏电流，要求：TSi Lg双栅结构更有利于沟道的缩短，可至 Lg10 nmUltra-Thin Body (UTB)Buried OxideSubstrateSourceDrainGateTSi LgDouble-Gate (DG)GateSourceDrainGateTSi第9页/共41页双栅 “FinFET”Planar DG-FETGateSourceDrainGateTSiFin Wid

7、th = TSi LgGATESOURCEDRAIN20 nm10 nmY.-K. Choi et al., IEEE Intl Electron Devices Meeting 200115 nm Lg FinFET:Fin Height HFIN = W/2D. Hisamoto et al., IEEE Intl Electron Devices Meeting, 1998N. Lindert et al., IEEE Electron Device Letters, p.487, 2001FinFETSourceDrainGateLg第10页/共41页 14 nm 10 nmABMet

8、alGateNanowireChannelMetallicSourceMetallic DrainHigh-K gatedielectricSpacerSpacerABLG10 nmd 14 nmd 10 nm一种可能的未来一种可能的未来MOSFET的结构的结构第11页/共41页目前研发焦点: 如何增大驱动电流？Courtesy Prof. Saraswat (Stanford University)Low S/D resistance第12页/共41页前端工艺中的一些关键技术原子层级淀积 Atomic layer deposition (ALD) 实现栅氧层淀积的原子层级控制脉冲激光退火 P

9、ulsed laser annealing实现超快、低“热预算”（即小Dt）高温退火等离子浸没式注入 Plasma immersion implantation实现超浅离子注入高电导沟导工程 High mobility channel实现局域压缩或拉伸应力等等Prof. Iwai, Tokyo Inst Tech.第13页/共41页后端工艺中的一些关键技术Prof. Iwai, Tokyo Inst Tech.原子层级淀积 Atomic layer deposition (ALD) 实现铜籽晶层和扩散阻挡层淀积的原子层级控制多孔金属间介质薄膜的材料和工艺有效地减小互连体系中的寄生电容大马士革工

10、艺 Damascene processing实现取代传统铝布线的先进铜互连技术三维多层金属布线 Multilevel-multilayer metallization，3D有效使用珍贵的硅表面，实现超大规模集成技术等等第14页/共41页Graphene sheetSingle-walled carbon nanotube (SWNT)Various kinds of semiconducting nanowires:Si, Ge, InSb, GaAs, SiC, GaN, ZnO, etc.第15页/共41页关键尺寸 100 nmResistCourtesy Per-Erik Hellstr

11、m（Hellberg）“无光源”纳米结构制备技术第16页/共41页Ref：KLA TencorWave length (I)Line widthDeep Sub-wavelength LithoSub-wavelength LithoOPC at180 nmAggressive OPC at 30%for each nodeImmersionLithography350 nm365 nm180 nm248 nm193 nm130 nm90 nm65 nm45 nmPROCESS CONTROL: THE INVESTMENT THAT YIELDSNovel Processing（工艺革新）：

12、EnablerProf. Iwai, Tokyo Inst Tech.第17页/共41页为什么“光刻”技术如此成功? ?价格方面：价格方面： 193 nm 光刻设备光刻设备 20 M$ 一套光刻版一套光刻版 1 M$高分辨率并能实现大批量生产！高分辨率并能实现大批量生产！100 wafers/hour第18页/共41页光刻基本要求 理想的光刻理想的光刻分辨率分辨率ResolutionGood图形图形Pattern shapeAny大、小图形混合大、小图形混合Large & small patternsYes对准精度对准精度AlignmentGood产量产量ThroughputHigh初

13、始价位初始价位Initial costLow运行费运行费Running costLow第19页/共41页适用于小批量制备/ /制造的纳米级“光刻” 电子束曝光，EBL：Electron-Beam Litho 纳米压印， NIL：Nano-Imprint Litho “侧墙转移”，STL：Sidewall-Transfer Litho第20页/共41页EBLEBL的特征和优点+直写、灵活直写、灵活+任意形状任意形状+ 0.1 nm+束斑直径束斑直径/宽宽 5 nm第21页/共41页EBLEBL的分辨率 高能：高能：100 keV 高对比度的光刻胶高对比度的光刻胶 薄薄光刻胶光刻胶 用叠层光刻胶用

14、叠层光刻胶 用用“硬胶硬胶”Hard maskWaferThick resistThin resistWaferHard Mask第22页/共41页EBLEBL分辨率的提高 使用不同光刻胶的对比相等亮/暗线宽的分辨率第23页/共41页NILNIL工艺流程和特征 压印及压印及UV光辐照光辐照 Step and flash 分辨率分辨率 10 nm 任意图形任意图形 石英母版复制实用版方法石英母版复制实用版方法 套刻精度套刻精度 1 m，有声称到，有声称到 100 nm的的C.R.K. Marrian and D.M. Tennant, JVST, 200350 nm pillars after

15、500 imprints with the same master第24页/共41页NILNIL在大尺寸硅片上应用实例在大尺寸硅片上应用实例第25页/共41页NILNIL在多栅纳米晶体管在多栅纳米晶体管FinFETFinFET中应用实例中应用实例第26页/共41页NIL制作的互连双大马士革结构。减少制作步骤。第27页/共41页Top viewCross sectionWaferSiO2poly-SiSi0.2Ge0.8Resist“侧墙转移” STLSTL的工艺流程，1 1目标：制备纳米级多晶硅栅（红色条块）第28页/共41页Top viewCross sectionWaferSiO2poly

16、-SiSi0.2Ge0.8100 nmPoly SiGeNitrideOxide hard mask100 nmPoly SiGeNitrideOxide hard maskSiNSTLSTL的工艺流程，2 2第29页/共41页Top viewCross sectionWaferSiO2poly-SiSi0.2Ge0.8SiNSiNSTLSTL的工艺流程，3 3第30页/共41页Top viewCross sectionWaferSiO2poly-SiSiNResistSTLSTL的工艺流程，4 4第31页/共41页Top viewCross sectionWaferSiO2poly-SiSi

17、NResistSTLSTL的工艺流程，5 5第32页/共41页Top viewCross sectionWaferSiO2poly-SiSiNResistSTLSTL的工艺流程，6 6第33页/共41页Top viewCross sectionWaferSiO2poly-SiSTLSTL的工艺流程，7 7SiN第34页/共41页10 poly-Si linesWidth=45 nmpoly-Si contactH=15 nmW=15 nmpoly-SiNiSi50nm150nmSiSTLSTL的工艺流程，8 8第35页/共41页Fin W=35 nm Fin H=27 nm L=70 nmZh

18、ang & Qiu et al. IEEE EDL May 2008Al wiringContact holes to S/DDouble Fin channelGateFinFET produced using STL twice第36页/共41页常规光刻技术和标准硅薄膜工常规光刻技术和标准硅薄膜工艺技术的革新和结合艺技术的革新和结合对细线条而言，理论上对细线条而言，理论上 k k1 10 0PitchPitch的大小由的大小由常规光刻技术的常规光刻技术的分辨率决定分辨率决定常规光刻技术常规光刻技术的使用保证了高的使用保证了高产率产率NAkR1“侧墙转移”( STL)STL)的特征和优点第37页/共41页2n lines after n iterations of spacer lithography!1st Spacers2nd Spacers3rd Spacers运用STLSTL技术产生高密度图形Photo-lithographically definedsacrificial structuresY.-K. Choi et al., JVST