第3章-组合逻辑电路

1、 数字逻辑电路按其逻辑功能的不同特数字逻辑电路按其逻辑功能的不同特点一般可分为两类：组合逻辑电路和时序点一般可分为两类：组合逻辑电路和时序逻辑电路逻辑电路 。组合电路的一般电路结构如下图所示。组合电路的一般电路结构如下图所示。|输出信号的函数式为：输出信号的函数式为： |P P1 1 = f = f1 1(X(X1 1，X X2 2 ， ，X Xi i ) ) |P P2 2 = f = f2 2(X(X1 1，X X2 2 ， ，X Xi i ) ) |P Pj j = f = fj j(X(X1 1，X X2 2 ， ，X Xi i ) ) 在组合逻辑电路中，电路在任一时刻在组合逻辑电路中

2、，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，的输出信号仅仅决定于该时刻的输入信号，而与电路原有的输出状态无关。而与电路原有的输出状态无关。 从电路结构上来看，组合逻辑电路的从电路结构上来看，组合逻辑电路的输出端和输入端之间没有反馈回路。输出端和输入端之间没有反馈回路。组合组合电路中不会包含具有记忆能力的部件，通电路中不会包含具有记忆能力的部件，通常指的就是不会包含触发器。常指的就是不会包含触发器。 用传统方法分析和设计组合逻辑电路用传统方法分析和设计组合逻辑电路 3.1中规模组合逻辑电路中规模组合逻辑电路3.2 用规模集成器件实现组合逻辑电路用规模集成器件实现组合逻辑电路3.3 组合

3、逻辑电路中的竞争冒险现象组合逻辑电路中的竞争冒险现象3.43.1.1 3.1.1 组合逻辑电路分析组合逻辑电路分析 1. 1. 组合逻辑电路分析目的组合逻辑电路分析目的 组合逻辑电路的分析，给指定电路找组合逻辑电路的分析，给指定电路找出输入变量与输出变量之间的逻辑关系，出输入变量与输出变量之间的逻辑关系，概括电路的逻辑功能。概括电路的逻辑功能。 2. 2. 组合逻辑电路分析步骤组合逻辑电路分析步骤 组合逻辑电路的分析，通常按以下步组合逻辑电路的分析，通常按以下步骤进行：骤进行： (1)(1)由给定组合逻辑电路的逻辑图，由给定组合逻辑电路的逻辑图，从输入端开始，依据各逻辑门的逻辑从输入端开始，依

4、据各逻辑门的逻辑功能逐级写出逻辑函数表达式，直至功能逐级写出逻辑函数表达式，直至写出输出端的逻辑函数表达式；写出输出端的逻辑函数表达式； (2)(2)将已得到的输出函数表达式简化成最将已得到的输出函数表达式简化成最简与或表达式，或视具体情况变换成其它简与或表达式，或视具体情况变换成其它适当的形式；适当的形式； (3)(3)根据最简与或表达式列出真值表；根据最简与或表达式列出真值表；(4)(4)根据真值表，进行分析并概括出给根据真值表，进行分析并概括出给定组合逻辑电路的逻辑功能。定组合逻辑电路的逻辑功能。 3. 3. 分析举例分析举例 【例【例3-1 3-1 】分析图】分析图3-23-2所示电路

5、的逻辑功能。所示电路的逻辑功能。 第一步第一步 逐级写逻辑函数表达式逐级写逻辑函数表达式 解：为方便地逐级写出表达式，可先在解：为方便地逐级写出表达式，可先在图图3-23-2中标注中间输出变量中标注中间输出变量P P1 1，P P2 2和和 P P3 3； 第二步第二步 简化为最简与或表达式简化为最简与或表达式 第三步第三步 列真值表。根据最简与或表列真值表。根据最简与或表达式，列出真值表，如表达式，列出真值表，如表3-13-1所示。所示。 第四步第四步 概括逻辑功能。由真值表可概括逻辑功能。由真值表可以归纳出：当输入以归纳出：当输入A A、B B、C C中的中的1 1的个数小的个数小于两个时

6、，输出于两个时，输出P P为为1 1，否则为，否则为0 0。 【例【例3-2 3-2 】试分析图】试分析图3-3(a)3-3(a)所示逻辑电所示逻辑电路的逻辑功能，要求写出输出表达式，列路的逻辑功能，要求写出输出表达式，列出真值表，总结功能。出真值表，总结功能。 解解 第第1 1步：步： 逐级写逻辑函数表达式逐级写逻辑函数表达式 第第2 2步：简化为最简与或表达式步：简化为最简与或表达式 输输 入入A B CA B C输输 出出F F0 0 00 0 01 10 0 10 0 10 00 1 00 1 00 00 1 10 1 10 01 0 01 0 01 11 0 11 0 10 01 1

7、 01 1 00 01 1 11 1 11 1 第第3 3步：列出真值表如表步：列出真值表如表3-23-2所示所示 表3-2 第第4 4步：总结电路的逻辑功能。由真值步：总结电路的逻辑功能。由真值表可知，仅当输入表可知，仅当输入A A，B B，C C全为全为0 0或全为或全为1 1时，时，输出输出F F才为才为1 1；否则；否则F F为为O O。即，当。即，当3 3个输入变个输入变量的值完全一致时，输出为量的值完全一致时，输出为1 1，否则输出为，否则输出为O O。因此，通常称该电路为。因此，通常称该电路为“不一致电路不一致电路”。 3.1.2 3.1.2组合逻辑电路设计组合逻辑电路设计 1.

8、 1. 组合逻辑电路设计任务组合逻辑电路设计任务 2. 2. 组合逻辑电路设计步骤组合逻辑电路设计步骤 组合逻辑电路设计的一般步骤如下：组合逻辑电路设计的一般步骤如下： (1)(1)在分析设计任务对逻辑功能要求基础上，准确在分析设计任务对逻辑功能要求基础上，准确定义输入逻辑变量和输出逻辑变量，并列出真值定义输入逻辑变量和输出逻辑变量，并列出真值表；表；(2)(2)根据真值表写出逻辑函数表达式，并将其按设根据真值表写出逻辑函数表达式，并将其按设计要求化简和变换成某种最简形式；计要求化简和变换成某种最简形式；(3)(3)根据最简表达式，画出逻辑图；根据最简表达式，画出逻辑图；(4)(4)实验验证。

9、实验验证。 3. 3. 设计举例设计举例 【例【例3-3 3-3 】表决提案时多数赞成，则提】表决提案时多数赞成，则提案通过，试用与非门设计一个三人表决器案通过，试用与非门设计一个三人表决器电路。电路。 解解 (1)(1)定义输入、输出变量，并列真值定义输入、输出变量，并列真值表：表： 设输入变量为设输入变量为A A、B B、C C分别表示三个参分别表示三个参与表决者是否赞成；与表决者是否赞成； 设输出变量为设输出变量为P P表示提案是否通过，表示提案是否通过， 根据题意可列出真值表，如表根据题意可列出真值表，如表3-33-3所示。所示。 输输 入入A B CA B C输输 出出P P0 0

10、00 0 00 00 0 10 0 10 00 1 00 1 00 00 1 10 1 11 11 0 01 0 00 01 0 11 0 11 11 1 01 1 01 11 1 11 1 11 1 (2) (2)根据真值表写出输出的最简与根据真值表写出输出的最简与或表达式，并变换成与或表达式，并变换成与非表达式：非表达式： 利用图利用图3-43-4所示卡诺图，求输出所示卡诺图，求输出P P的最的最简与简与或表达式：或表达式：P P = = ABAB+ +BCBC+ +ACAC 对上式两对上式两次求反，变换表达式为与非次求反，变换表达式为与非与非表达式与非表达式 图图3-4 3-4 例例3-

11、33-3卡诺图卡诺图 图图3-5 3-5 例例3-33-3逻辑图逻辑图 (3) (3)画逻辑图：画逻辑图： 根据得到的与非根据得到的与非与非表达式，画出与非表达式，画出逻辑图如图逻辑图如图3-53-5所示。所示。 (4) (4)实验验证：实验验证： 按图按图3-53-5所示搭接好电路，再根据真值所示搭接好电路，再根据真值表逐行设置输入变量表逐行设置输入变量A A、B B、C C，并测量对应，并测量对应的输出的输出P P值，若完全吻合，则得以验证。因值，若完全吻合，则得以验证。因本例无特殊要求，选用本例无特殊要求，选用TTLTTL器件或器件或CMOSCMOS器件器件均可。到此，设计完成。均可。到

12、此，设计完成。 本例中，若要求用或非门和与或非门本例中，若要求用或非门和与或非门来设计表决电路，则需要从卡诺图得到最来设计表决电路，则需要从卡诺图得到最简或与表达式，再适当变换表达式即可。简或与表达式，再适当变换表达式即可。 用或非门实现的逻辑函数为用或非门实现的逻辑函数为 图图3-6 3-6 用或非门、与或非门实现例用或非门、与或非门实现例3-33-3电路电路 3.2.1 3.2.1 编码器编码器 用四位二进制数码表示一位十进制数称为二十进制编码；完成此编码功能的电路称为二十进制编码器。1. 8421BCD1. 8421BCD编码器编码器 用二进制数码表示特定信息的过程称为编码；完成编码功能

13、的电路称为编码器。 图图3-15 8421BCD3-15 8421BCD编码器编码器 图图3-16 83-16 8线线3 3线优先编码器线优先编码器CT74148CT74148 2. 8 2. 8线线-3-3线优先编码器线优先编码器CT74148CT74148 CT74148 CT74148的功能特点：的功能特点： 编码输入编码输入 低电平有效，编低电平有效，编码输出码输出 为反码输出；为反码输出； 7I0I2Y0Y 编码输入编码输入 中，按脚标数字中，按脚标数字大小设置优先级，大小设置优先级， 的优先级最高，依次的优先级最高，依次降低，降低， 的优先级最低。的优先级最低。 7I0I7I0I

14、控制输入端控制输入端( (选通输入端选通输入端) ) 的功能的功能是：只有在是：只有在 =0=0的前提下，编码器才能正的前提下，编码器才能正常编码，若常编码，若 =1=1，则表明该芯片未被选中，则表明该芯片未被选中，编码输出编码输出 、 和和 全部为全部为1 1；STSTST2Y1Y0Y 选通输出端选通输出端 和和 扩展端主要用扩展端主要用于功能扩展，其功能是：当于功能扩展，其功能是：当 =1=1时，无论时，无论编码输入编码输入 为何值，则始终有为何值，则始终有 = = =1 =1，表明本编码器芯片不接收编码输入。，表明本编码器芯片不接收编码输入。SYEXYST7I0ISYEXY 当当 =0=

15、0时，若无编码输入时，若无编码输入( (即即 全部为全部为1)1)，则输出，则输出 、 和和 全部为全部为1 1，且且 =0=0， =1=1，表明本编码器芯片可接，表明本编码器芯片可接收编码输入，但不编码，可允许低位芯片收编码输入，但不编码，可允许低位芯片编码。编码。ST7I0I2Y1Y0YSYEXY 当当 =0=0时，若有编码输入时，若有编码输入( (即即 不全为不全为1)1)，则，则 、 、 按输入优先级按输入优先级有相应的编码输出，且有相应的编码输出，且 =1=1， =0=0，表，表明本编码器芯片正在编码，不允许低位芯明本编码器芯片正在编码，不允许低位芯片编码。片编码。ST7I0I2Y1

16、Y0YSYEXY 8线-3线优先编码器的扩展：用两片CT74148扩展为16线4线优先编码器。 “ “译码译码”是编码的逆过程，即将是编码的逆过程，即将输入的二进制代码还原成事先规定的，输入的二进制代码还原成事先规定的，具有特定意义的输出信号或另一种形具有特定意义的输出信号或另一种形式的代码，是将二进制代码的原意式的代码，是将二进制代码的原意“翻译翻译”出来的过程。能够完成译码出来的过程。能够完成译码功能的电路称为译码器。常见的译码功能的电路称为译码器。常见的译码器有二进制译码器、码制译码器和显器有二进制译码器、码制译码器和显示译码器等。示译码器等。 3.2.2 3.2.2 译码器译码器 1.

17、 1. 二进制译码器二进制译码器（1 1）双二进制译码器）双二进制译码器CT74139CT74139 CT74139 CT74139的功能是：的功能是： A A1 1A A0 0是两位二进制代码输入，也叫是两位二进制代码输入，也叫两位地址输入端，两位地址输入端， 是译码输出，是译码输出，低电平有效；当地址低电平有效；当地址A A1 1A A0 0 0000时，仅选中时，仅选中一个对应的输出一个对应的输出 0 0，其余输出均为，其余输出均为1 1。3Y0Y0Y 是选通输入端，当是选通输入端，当 =1=1时，译时，译码器输出码器输出 全部为全部为1 1；当；当 =0=0时，时，允许译码。可见利用允

18、许译码。可见利用 端可以控制译码器端可以控制译码器工作与否。工作与否。STSTSTST3Y0Y 根据功能表根据功能表3 39 9，可以很方便地写，可以很方便地写出输出出输出 的表达式：的表达式：3Y0Y0010101120123013mSTAAYmSTAAYmSTAAYmSTAAY (2) (2) 二进制译码器二进制译码器CT74138CT74138 图 3-21 译码器的扩展 2. 2. 二二十进制译码器十进制译码器CT7442CT7442 CT7442 CT7442的功能如下。的功能如下。 地址输入端地址输入端A A3 3A A2 2A A1 1A A0 0是是8421BCD8421BCD

19、代码代码输入，拒伪码输入，即当输入为输入，拒伪码输入，即当输入为8421BCD8421BCD代代码之外的所有代码码之外的所有代码( (常称为伪码，有：常称为伪码，有：10101010、10111011、11001100、11011101、11101110、1111)1111)时，输出时，输出全部为无效电平全部为无效电平1 1。 是译码输出，输出低电平是译码输出，输出低电平有效。请读者自行写出有效。请读者自行写出 的表达式。的表达式。 9Y9Y0Y0Y 若将地址输入端若将地址输入端A A3 3改作选通输入端，改作选通输入端，则器件实际完成则器件实际完成3 3线线-8-8线译码器功能，此线译码器功

20、能，此时时 ， 输出端闲置不用，当输出端闲置不用，当A A3 3=1=1时，时，译码器输出译码器输出 全部为无效电平全部为无效电平1 1，当，当A A3 3=0=0时，译码器输出时，译码器输出 由由A A2 2A A1 1A A0 0决定。决定。9Y8Y7Y0Y7Y0Y 3. 3. 显示译码器显示译码器CT7448CT74483. 3. 显示译码器显示译码器CT7448CT7448 七段显示译码器七段显示译码器CT7448CT7448的功能如下。的功能如下。 输出高电平有效，用以驱动共阴极输出高电平有效，用以驱动共阴极显示器。对输入代码显示器。对输入代码00000000的译码条件是：的译码条件

21、是： 和和 同时等于同时等于1 1，而对其他输入代码则，而对其他输入代码则仅要求仅要求 1 1，这时候，译码器各段，这时候，译码器各段a ag g输出电平是由输入输出电平是由输入BCDBCD码决定的，并且满足码决定的，并且满足显示字形的要求。显示字形的要求。LTRBILT 灭灯输入灭灯输入BIBIRBORBO。BIBIRBORBO是特殊是特殊控制端，可以作为输入，也可以作为输出。控制端，可以作为输入，也可以作为输出。当当BIBIRBORBO作为输入使用，且作为输入使用，且BIBI0 0时，无时，无论其他输入端是什么电平，所有各段输出论其他输入端是什么电平，所有各段输出a ag g均为均为0 0

22、，所以字形熄灭。，所以字形熄灭。 试灯输入试灯输入LTLT。当。当LT=0LT=0时，时，BIBIRBORBO是输出端，且为是输出端，且为1 1，此时无论其他输入端是，此时无论其他输入端是什么状态，所有各段输出什么状态，所有各段输出a ag g均为均为1 1，显示，显示字形字形8 8。该输入端常用于检查。该输入端常用于检查CT7448CT7448本身及本身及显示器的好坏。显示器的好坏。 动态灭零输入动态灭零输入RBIRBI。当。当LTLT1 1，RBI=0RBI=0且输入代码且输入代码DCBADCBA00000000时，各段输出时，各段输出a ag g均为低电平，与输入代码相应的字形均为低电平

23、，与输入代码相应的字形“0”0”熄灭，故称熄灭，故称“灭零灭零”。利用。利用LTLT1 1，RBI=0RBI=0可以实现某一位的消隐。可以实现某一位的消隐。 动态灭灯输出动态灭灯输出RBORBO。当输入满足。当输入满足“灭零灭零”条件（即输入代码是条件（即输入代码是00000000，LTLT和和RBIRBI同时等于同时等于1 1）时，）时， BIBIRBORBO作为输出使作为输出使用时，且为用时，且为0 0。该端主要用于显示多位数字。该端主要用于显示多位数字时，多个译码器之间的连接，消去高位的时，多个译码器之间的连接，消去高位的零。例如，图零。例如，图3-263-26所示的情况。所示的情况。

24、3.2.3 3.2.3 数据选择器和数据分数据选择器和数据分配器配器 1. 1. 双双4 4选选1 1数据选择器数据选择器CC14539CC14539 其功能如下。其功能如下。 3-283-28（a a）逻辑图）逻辑图（b b）国标逻辑符号）国标逻辑符号 STST1 1（STST2 2）0 0时，该芯片被选中。此时，该芯片被选中。此时，在数据选择器地址端时，在数据选择器地址端A A1 1，A A0 0的选择下，的选择下，分别选中分别选中4 4路输入数据中对应的路输入数据中对应的1 1路数据到输路数据到输出端。实现正常数据选择功能出端。实现正常数据选择功能(A(A1 1A A0 0=00,=00

25、,选中选中D D0 0，A A1 1A A0 0=01,=01,选中选中D D1 1，A A1 1A A0 0=10,=10,选中选中D D2 2，A A1 1A A0 0=11,=11,选中选中D D3 3) )。 ST ST1 1（STST2 2）1 1时，该芯片未被选中。时，该芯片未被选中。此时，输出此时，输出Y1Y1（Y Y2 2）0 0，数据选择器不工，数据选择器不工作。可见，控制输入端作。可见，控制输入端( (选通输入端选通输入端) ST) ST1 1（STST2 2）低电平有效。）低电平有效。 STST1 1（ST2ST2）0 0时，输出时，输出Y Y的逻辑函的逻辑函数表达式为数

26、表达式为 2. 8 2. 8选选1 1数据选择器数据选择器CT74151CT74151 图图3-29 83-29 8选选1 1数据选择器数据选择器CT74151CT74151 其功能如下。其功能如下。 STST0 0时，该芯片被选中。此时，时，该芯片被选中。此时，在数据选择器地址端在数据选择器地址端A A2 2，A A1 1，A A0 0的选择下，的选择下，分别选中分别选中8 8路输入数据中对应的路输入数据中对应的1 1路数据到路数据到输出端。实现正常数据选择功能。输出端。实现正常数据选择功能。 ST ST1 1时，该芯片未被选中。此时，同时，该芯片未被选中。此时，同相输出相输出Y Y0 0，

27、反相输出，反相输出W W1 1，数据选择器，数据选择器不工作。可见，控制输入端不工作。可见，控制输入端( (选择输入端选择输入端 STST低电平有效。低电平有效。 ST ST0 0时，输出逻辑函数表达式为时，输出逻辑函数表达式为 或可写成或可写成 4. 4. 数据分配器数据分配器 3.2.4 3.2.4 运算电路（加法器）运算电路（加法器） 1. 1. 半加器半加器 两个两个1 1位二进制数相加，若只考虑了两位二进制数相加，若只考虑了两个加数本身，而没有考虑由低位来的进位，个加数本身，而没有考虑由低位来的进位，称为半加，实现半加运算的逻辑电路称为称为半加，实现半加运算的逻辑电路称为半加器（半加

28、器（half adderhalf adder）。）。 ABCBABAS 2. 2. 全加器全加器 全加器能进行加数、被加数和低位来全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该的进位信号相加，并根据求和结果给出该位的进位信号。位的进位信号。COCI 图 1位全加器逻辑符号串行进位加法器串行进位加法器COCOB3A3CI 图4- -1- -4 4位逐位进位加法器 由于每一位相加结果，必须等到低一位的进位产生以由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做后才能建立，因此这种结构也叫做逐位进位加法器逐位进位加法器。串行进位加法器的特点是结构简单，

29、最大缺点是运算速度串行进位加法器的特点是结构简单，最大缺点是运算速度慢。为了提高运算速度，必须减小或消除由于进位信号逐位传慢。为了提高运算速度，必须减小或消除由于进位信号逐位传递所消耗的时间，采用递所消耗的时间，采用超前进位加法器超前进位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基础上，可以构成多位加法电路。在位全加器的基础上，可以构成多位加法电路。超前进位加法器超前进位加法器由位超前进位全加器逻辑电路可知，各位进位信号由位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，是并行产生的，都只需要经历一级只与两个加数有关，是

30、并行产生的，都只需要经历一级与非与非门和一级门和一级与或非与或非门的延迟时间。超前进位加法器大大提高门的延迟时间。超前进位加法器大大提高了运算速度。了运算速度。COCI 3 0 Q 3 0 P 3 0 图4-1-6 4位全加器逻辑符号位超前进位全加器集成位超前进位全加器集成电路有：电路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。 CI CO 图图3-37 43-37 4位超前进位全加器位超前进位全加器CT74283CT74283概念概念：能完成比较两个数字的大小或是否相等的各种逻辑：能

31、完成比较两个数字的大小或是否相等的各种逻辑功能电路统称为数值比较器。功能电路统称为数值比较器。4.1.5 数值比较器位数值比较器位数值比较器COMP图4- -1- -22 数值比较器通用逻辑符号图4- -1- -23 1位数值比较器&A&1&BFABFA BFA B&BAABBFBAABBAABBABAFBAABAF BABABA 根据电路写表达式：根据电路写表达式：根据表达式列写数值比较根据表达式列写数值比较器的真值表：器的真值表：表4-1-9 图4-1-23所示电路真值表输 入输 出ABFABFA=BFAB00010010011010011010集成位数值比

32、较器集成位数值比较器多位数值比较器是由高位开始比较，逐位进行。对于集成多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。级联信号输入。图4- -1- -25 4位数值比较器逻辑符号COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB来自低位片的比较结果来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，在

33、单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入低位片级联输入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001表4- -1- -10 4位数值比较器真值表FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B

34、1B2B31图4- -1- -26 4位数值比较器扩展成8位数值比较器数值比较器的位数扩展数值比较器的位数扩展(1) 级联扩展级联扩展由图可见，低位的比较结果作为高位的条件。级联扩由图可见，低位的比较结果作为高位的条件。级联扩展法结构简单，但运算速度低。展法结构简单，但运算速度低。(2) (2) 并联扩展并联扩展COMP 003PQPQPQ03COMP 4A3PQPQB3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B150010010010

35、01图4- -1- -26补 并联方式扩展数值比较器的位数并联扩展采用两级比较法，各组的比较是并行进行的，因并联扩展采用两级比较法，各组的比较是并行进行的，因此运算速度比级联扩展快。此运算速度比级联扩展快。 基本采用的方法是逻辑函数对照法。基本采用的方法是逻辑函数对照法。 一般来说，使用数据选择器实现单输一般来说，使用数据选择器实现单输出函数方便，使用译码器和附加逻辑门实出函数方便，使用译码器和附加逻辑门实现多输出函数方便；对一些具有某些特点现多输出函数方便；对一些具有某些特点的逻辑函数，如逻辑函数输出为输入信号的逻辑函数，如逻辑函数输出为输入信号相加，则采用全加器实现较为方便相加，则采用全加

36、器实现较为方便。3.3.13.3.1用数据选择器实现组合逻辑电路用数据选择器实现组合逻辑电路 画出要求实现的逻辑函数画出要求实现的逻辑函数F F的卡诺图；的卡诺图； 画出选用数据选择器器件输出画出选用数据选择器器件输出Y Y的卡诺图；的卡诺图； 对比两者卡诺图，确定逻辑函数对比两者卡诺图，确定逻辑函数F F中各自变中各自变量与量与MUXMUX选择输入变量的关系，为使选择输入变量的关系，为使Y=FY=F，需使，需使各对应的最小项的系数相等；各对应的最小项的系数相等； 画逻辑图画逻辑图 用数据选择器实现组合逻辑电路时，用数据选择器实现组合逻辑电路时，一般可按以下步骤进行：一般可按以下步骤进行： 1

37、. 1. 用具有用具有n n个地址输入端的数据个地址输入端的数据选择器实现选择器实现n n变量的组合逻辑函数变量的组合逻辑函数 【例【例3-8 3-8 】用】用8 8选选1 1数据选择器数据选择器(CT74l51)(CT74l51)实现逻辑函数实现逻辑函数 解：因解：因F F为为3 3变量逻辑函数，变量逻辑函数，CT74151CT74151地地址输入端数为址输入端数为3 3，函数，函数F F变量个数和地址输入变量个数和地址输入端个数相同。端个数相同。（1 1）画函数）画函数F F的卡诺图，如图的卡诺图，如图3-453-45所示。所示。(2)(2)做做8 8选选1 1数据选择器数据选择器74LS

38、l5l74LSl5l的卡诺的卡诺图，如图图，如图3-443-44所示。所示。 (3)(3)对比图对比图3-443-44、图、图3-453-45，设，设A A2 2=A=A、A A1 1=B=B、A A0 0=C=C，则得，则得D D0 0=D=D7 7=0=0，D D1 1=D=D2 2=D=D3 3=D=D4 4=D=D5 5=D=D6 6=1=1。(4)(4)画出逻辑图，如图画出逻辑图，如图3-463-46所示。所示。 图图3-45 3-45 例例3-83-8卡诺图卡诺图 图图3-46 3-46 实现例实现例3-83-8逻辑函数的逻辑图逻辑函数的逻辑图 2. 2. 用具有用具有n n个地址

39、输入端的数据选个地址输入端的数据选择器实现择器实现m m变量的组合逻辑函数变量的组合逻辑函数 【例【例3-93-9】用】用8 8选选1 1数据选择器数据选择器CT74151CT74151实实现逻辑函数现逻辑函数 (1)(1)当当mnmn时时 解解 因因F F为为2 2变量逻辑函数，变量逻辑函数，CT74151CT74151地址输地址输入端数为入端数为3 3，mnmnmn时时 )14,13,12,11, 9 , 7 , 6 , 5 , 1 (),(mDCBAF扩展法扩展法 例例3-10 】用】用8选选1数据选择器实现逻辑函数数据选择器实现逻辑函数 解：解： 8 8选选1 1数据选择器有数据选择器

40、有3 3个地址端、个地址端、8 8个数个数据输入端，而据输入端，而4 4变量函数一共有变量函数一共有1 61 6个最小个最小项，所以采用两片项，所以采用两片8 8选选1 1数据选择器，扩展数据选择器，扩展成成1616选选1 1数据选择器，如图数据选择器，如图3-483-48所示。所示。 在图在图3-483-48中，以输入变量中，以输入变量A A作为使能端作为使能端ENEN的控制信号的控制信号ST,ST,输入变量输入变量B B，C C，D D作为作为8 8选选1 1数据选择器的地址端数据选择器的地址端A A2 2，A A1 1，A A0 0的输入地的输入地址。址。 当当 A A0 0时，片时，片

41、IIII被封锁，输出被封锁，输出Y Y0 0，片片I I执行数据选择功能，在执行数据选择功能，在B B，C C，D D输入变输入变量作用下，输出量作用下，输出m m0 0m m7 7中的函数值。中的函数值。 在在A A1 1时，片时，片I I被封锁，片被封锁，片IIII执行数据执行数据选择功能，在选择功能，在B B，C C，D D输入变量作用下，输输入变量作用下，输出出m m8 8m m1515中的函数值。每片数据输入端的中的函数值。每片数据输入端的连接与具有连接与具有n n个地址端的数据选择器实现个地址端的数据选择器实现n n变量函数的方法相同。变量函数的方法相同。 对于例对于例3-103-

42、10，如果用，如果用4 4选选1 1数据选择器，数据选择器，则将则将4 4选选1 MUX1 MUX扩展成扩展成1616选选1 MUX1 MUX，如图，如图3-493-49所示。输入变量所示。输入变量C C，D D作为片作为片片片的地的地址，址，A A，B B作为片作为片的地址。的地址。 当输入信号当输入信号ABAB0000时，片时，片输出输出F F为片为片输出输出Y Y的信号；的信号；AB=01AB=01时，片时，片输出输出F F为片为片输出输出Y Y的信号；的信号；AB=10AB=10时，片时，片输出输出F F为片为片输出输出Y Y的信号；的信号；AB=11AB=11时，片时，片输出输出F

43、F为片为片输出输出Y Y的信号。的信号。 而各片而各片Y Y的输出又通过的输出又通过C C，D D变量来选择，变量来选择，例如，变量输入例如，变量输入ABCD=1011ABCD=1011时，则输出时，则输出F F为为片片中中D D3 3的输入，的输入，F=1，相当于函数，相当于函数F的的m11最小项值。最小项值。 图图3-48 3-48 实现例实现例3-103-10逻辑函数的逻辑图逻辑函数的逻辑图 降维图法降维图法 【例【例3-113-11】用】用8 8选选1 1数据选择器实现逻辑函数数据选择器实现逻辑函数 解：解： 第第1 1步步: :作出作出F F的卡诺图，如图的卡诺图，如图3-50(a)

44、3-50(a)所示所示, ,以以C C为记图变量，以为记图变量，以A A，B B，D D作为三维作为三维卡诺图的输入变量，作出卡诺图的输入变量，作出3 3变量降维图如图变量降维图如图3-50(b)3-50(b)所示。所示。 将将4 4变量卡诺图转换成变量卡诺图转换成3 3变量降维图的变量降维图的具体做法是：具体做法是： 根据根据4 4变量卡诺图，若变量变量卡诺图，若变量C=0C=0及及C=1C=1时，函数值时，函数值F(AF(A，B B，0 0，D)=F(AD)=F(A，B B，1 1，D)=0D)=0，则在对应，则在对应3 3变量降维图对应的变量降维图对应的F(AF(A，B B，D)D)小方

45、格中填小方格中填0 0，即，即C0+C0=0C0+C0=0。例如，。例如，图图3-50(b)3-50(b)中中F(1F(1，1 1，1)1)中的中的0 0。 若变量若变量C=0C=0及及C=1C=1时，函数值时，函数值F(AF(A，B B，0 0，D)=F(AD)=F(A，B B，1 1，D)=1D)=1，则在对应，则在对应3 3变量变量降维图对应的降维图对应的F(AF(A，B B，D)D)小方格中填小方格中填 1 1，即即C1+C1=1C1+C1=1。例如，图。例如，图3-50(b)3-50(b)中中F(1F(1，1 1，0)0)、F(0F(0，1 1，0)0)中的中的1 1。 若变量若变量

46、C=0C=0时，函数时，函数F(AF(A，B B，0 0，D)=0D)=0，C=1C=1时，函数时，函数F(AF(A，B B，1 1，D)=1D)=1，则在对应则在对应F(AF(A，B B，D)D)小方格中填小方格中填C0+C1=CC0+C1=C。例如，图。例如，图3-50(b)3-50(b)中的中的F(0,0,1)F(0,0,1)，F(1,0,0)F(1,0,0)及及F(1,0,1)F(1,0,1)小方格中小方格中的的C C。 若变量若变量C=0C=0时，函数时，函数F(AF(A，B B，0 0，D)=1D)=1，C=1C=1时，函数时，函数F(AF(A，B B，1 1，D)=0D)=0，则

47、，则在对应在对应F(AF(A，B B，D)D)小方格中填小方格中填C1+C0=CC1+C0=C。例如，图例如，图3-50(b)3-50(b)中的中的F(0,0,0)F(0,0,0)及及F(0,1,1)F(0,1,1)小方格中的小方格中的C C。 第第2 2步：将函数降维图与如图步：将函数降维图与如图3-443-44所示所示8 8选选1 1数据选择器卡诺图比较，得到数据选择器卡诺图比较，得到8 8选选1 1数数据选择器的地址输入端：据选择器的地址输入端：A A2 2A A1 1A A0 0=ABD=ABD，8 8选选1 1数据选择器的数据输入端数据选择器的数据输入端D D2 2=D=D6 6=1

48、, D=1, D7 7=0=0，D D1 1=D=D4 4=D=D5 5=C=C，D D0 0=D=D3 3=C=C。 第第3 3步：画出逻辑电路，如图步：画出逻辑电路，如图3-513-51所示。所示。图图3-50 3-50 例例3-113-11降维图降维图图图3-51 3-51 例例3-113-11逻辑电路图逻辑电路图 采用降维图法时，可以选用不同的记采用降维图法时，可以选用不同的记图变量，有时，合理选择记图变量，可以图变量，有时，合理选择记图变量，可以使电路更简。图使电路更简。图3-523-52和图和图3-533-53所示是以所示是以B B为为记图变量的降维图法实现方案。记图变量的降维图法

49、实现方案。图图3-52 3-52 例例3-113-11降维图之二降维图之二图图3-53 3-53 例例3-113-11逻辑电路图之二逻辑电路图之二3.3.2 3.3.2 用译码器实现组合逻辑电路用译码器实现组合逻辑电路 (1)(1)将组合逻辑函数写成最小项表达将组合逻辑函数写成最小项表达式，并进行形式变换；式，并进行形式变换；(2)(2)将输出表达式与译码器输出表达将输出表达式与译码器输出表达式逻辑函数对照；式逻辑函数对照；(3)(3)画出逻辑图。画出逻辑图。采用译码器实现组合逻辑函数的方法是：采用译码器实现组合逻辑函数的方法是： 【例【例3-13 3-13 】用】用3 3线线8 8线译码器实现一线译码器实现一位全加器。位全加器。 解解 第一步第一步 列出全加器的真值表，列出全加器的真值表，如表如表3 32121所示，写出全加器的最小项表达所示，写出全加器的最小项表达式，并进行变换：式，并进行变换： 第第2 2部：逻辑函数对照：部：逻辑函数对照： 只需将输入变量只需将输入变量A A、B B、CICI分别加到译分别加到译码器的地址输入码器的地址输入A2A2、A1A1、A0A0，用