设计初步新模版31716学习教案

1、会计学1设计设计(shj)初步新模版初步新模版31716第一页，共139页。VHDLVHSIC Hardware Description Language HDL 的出现是为了的出现是为了(wi le)适应电子系统设计的日益复杂适应电子系统设计的日益复杂性。若以计算机软件的设计与电路设计做个类比：性。若以计算机软件的设计与电路设计做个类比： 机器码好比机器码好比(hob)晶体管晶体管/MOS管；管； 汇编语言汇编语言(hu bin y yn)好比电好比电路网表；路网表； HDL语言语言就如同就如同高级语言高级语言。第2页/共139页第二页，共139页。几种常用几种常用(chn yn)的的HDL

2、语言：语言： （1）VHDL硬件描述语言：功能强，规范性好硬件描述语言：功能强，规范性好； （2）VerilogHDL硬件描述语言：功能强、灵活硬件描述语言：功能强、灵活性高；性高； （3）ABEL硬件描述语言：属于较低级的硬件硬件描述语言：属于较低级的硬件描述语言；描述语言； （4）AHDL硬件描述语言：硬件描述语言：Altera公司开发，语公司开发，语法简单，但不通用。法简单，但不通用。 其中：其中：VHDL和和VerilogHDL已成为已成为IEEE标准。标准。VHDLVHSIC Hardware Description Language第3页/共139页第三页，共139页。 VHDL在

3、语法和风格上类似与现代高级编程语在语法和风格上类似与现代高级编程语言。但要注意，言。但要注意，VHDL毕竟描述毕竟描述(mio sh)的是硬的是硬件，它包含许多硬件特有的结构。件，它包含许多硬件特有的结构。 HDL是用文字化方法描述是用文字化方法描述(mio sh)电子电路电子电路与系统。与系统。VHDLVHSIC Hardware Description Language第4页/共139页第四页，共139页。VHDL与计算机语言与计算机语言(yyn)的的区别区别第5页/共139页第五页，共139页。数字电路与系统数字电路与系统(xtng)设计设计回顾回顾组合组合(zh)逻辑电逻辑电路路时序时

4、序(sh x)逻辑逻辑电路电路分析分析设计设计真值表真值表分析分析设计设计输入输入/输出输出抽象抽象（实体）（实体）电路功能电路功能实现实现（结构体）（结构体）EntityArchitecture与、或、非与、或、非与非、或非与非、或非异或、同或异或、同或RS触发器触发器D触发器触发器T触发器触发器JK触发器触发器第6页/共139页第六页，共139页。主要主要(zhyo)内容安排内容安排1 多路选择器的多路选择器的VHDL描述描述(mio sh)2 时序电路的时序电路的VHDL描述描述(mio sh)3 更复杂电路的更复杂电路的VHDL描述描述4 习题习题第7页/共139页第七页，共139页。

5、例例1.1 2选选1多路选择器的多路选择器的VHDL描述描述(mio sh) 2选选1输入输入(shr)/输出输出端口端口（实体（实体Entity） abymux21s电路功能电路功能实现实现（结构体（结构体Architecture）?第8页/共139页第八页，共139页。例例1.1 2选选1多路选择器的实体多路选择器的实体(sht)描描述述abymux21sENTITY IS PORT （a, b : IN BIT ; S : IN BIT ; y : OUT BIT ) ; END ENTITY ; 第9页/共139页第九页，共139页。ENTITY mux21 IS PORT ( a,

6、b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY mux21;ARCHITECTURE one OF mux21 IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; 例例1.1 2选选1多路选择器的结构体描述多路选择器的结构体描述(mio sh)1 (行为描述行为描述(mio sh)abymux21sS=0S=1abyS第10页/共139页第十页，共139页。例例1.1 2选选1多路选择器的结构多路选择器的结构(jigu)体描述体描述2 (原理原理图描述图描述)ARCHITECTURE

7、 one OF mux21 IS SIGNAL d,e : BIT; -d,e 为内部信号为内部信号BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ;END ARCHITECTURE one ; abymux21s第11页/共139页第十一页，共139页。例例1.1 2选选1多路选择器的结构多路选择器的结构(jigu)体描述体描述3 (布尔方程描述布尔方程描述)1 多路选择器的多路选择器的VHDL描述描述(mio sh)y = (a AND (NOT s) OR ( b AND s) ; ARCHITECTURE behave OF mux

8、21 ISBEGINEND behave;y = as+bsabymux21s说明：以上说明：以上(yshng)三三种结构体描种结构体描述都是并行述都是并行语句语句第12页/共139页第十二页，共139页。例例1.1 2选选1多路选择器的结构体描述多路选择器的结构体描述(mio sh)4 (进程描述进程描述(mio sh)1 多路选择器的多路选择器的VHDL描述描述(mio sh)S=0S=1abySabymux21s ARCHITECTURE one OF mux21 ISBEGIN (a,b,s) IF s = 0 THEN y = a ; ELSE y = b ; END IF; END

9、 ARCHITECTURE one ; -a,b,s 为敏感信号表为敏感信号表第13页/共139页第十三页，共139页。2选选1多路选择器功能时序多路选择器功能时序(sh x)波形波形 例例1.1 2选选1多路选择器的多路选择器的EDA软件软件(run jin)仿真结果仿真结果1 多路选择器的多路选择器的VHDL描述描述(mio sh)第14页/共139页第十四页，共139页。1.1 实体实体(sht)表达（表达（ENTITY） 1 多路选择器的多路选择器的VHDL描述描述(mio sh)例例1.1VHDL描述中出现的相关描述中出现的相关(xinggun)语句结构语句结构和语法说明和语法说明E

10、NTITY 实体名实体名 IS GENERIC （类属表）；（类属表）； PORT （端口表）；（端口表）；END ENTITY 实体名；实体名； 实体在电路中主要是说明该电路的输入、输实体在电路中主要是说明该电路的输入、输出关系，更具体地说就是用来定义实体与外部的出关系，更具体地说就是用来定义实体与外部的连接关系以及需传送给实体的参数。连接关系以及需传送给实体的参数。第15页/共139页第十五页，共139页。ENTITY 实体实体(sht)名名 IS GENERIC （类属表）；（类属表）； PORT （端口表）；（端口表）；END ENTITY 实体实体(sht)名；名；（1）类属表：用以

11、将信息参数传递到实体。）类属表：用以将信息参数传递到实体。（2）端口表：指明实体的输入）端口表：指明实体的输入(shr)、输出信号及其模式、输出信号及其模式、数据类型。、数据类型。PORT (端口名：端口模式端口名：端口模式(msh) 数据类型；数据类型； 端口名：端口模式端口名：端口模式(msh) 数据类型数据类型 )；英文字母英文字母+ +数字数字数据流动方向数据流动方向主要有主要有“位位”和和“位矢量位矢量”两类两类设计者自己命名的名称（文件名）设计者自己命名的名称（文件名）第16页/共139页第十六页，共139页。注意注意简单地说简单地说 In 不可以不可以(ky)出现在出现在= 或或

12、 : = 的左边的左边 out不可以不可以(ky)出现在出现在= 或或 : = 的右边的右边 buffer可以可以(ky)出现在出现在= 或或 : = 的两边的两边方向定义方向定义含义含义IN输入，定义的通道为单向只读模式输入，定义的通道为单向只读模式 OUT输出，输出，定义的通道为单向输出模式定义的通道为单向输出模式 INOUT双向，定义的通道确定为输入输出双向端口双向，定义的通道确定为输入输出双向端口 BUFFER缓冲端口，其功能与缓冲端口，其功能与INOUT类似类似 常用端口模式：常用端口模式：第17页/共139页第十七页，共139页。例例：ENTITY IS PORT （a, b, :

13、 IN ; S : IN ; y : OUT ) ; END ENTITY ; VHDL中任何一种数据中任何一种数据(shj)对象（信号、变量、常对象（信号、变量、常数）必须严格限定其取值范围。数）必须严格限定其取值范围。 VHDL 中一个对象只能有一种类型，施加于该对象的中一个对象只能有一种类型，施加于该对象的操作必须与该类型相匹配。操作必须与该类型相匹配。 常用数据常用数据(shj)类型有：类型有：BIT，BIT_VECTOR，STD_LOGIC，STD_LOGIC_VECTOR，INTEGER，BOOLEAN等等第18页/共139页第十八页，共139页。1.2 结构结构(jigu)体表达

14、（体表达（ARCHITECTURE） 1 多路选择器的多路选择器的VHDL描述描述(mio sh)ARCHITECTURE 结构体名结构体名 OF 实体名实体名 IS 定义语句定义语句 内部信号，常数，数据类型，函数等定义；内部信号，常数，数据类型，函数等定义；BEGIN 功能功能(gngnng)描述语句描述语句；END ARCHITECTURE 结构体名；结构体名；第19页/共139页第十九页，共139页。ARCHITECTURE 结构体名结构体名 OF 实体名实体名 IS 定义语句定义语句(yj) 内部信号，常数，数据类型，函数等的定义；内部信号，常数，数据类型，函数等的定义；BEGIN

15、功能描述语句功能描述语句(yj)；END ARCHITECTURE 结构体名；结构体名；第20页/共139页第二十页，共139页。ARCHITECTURE 结构体名结构体名 OF 实体名实体名 IS 定义语句定义语句 内部信号内部信号(xnho)，常数，数据类型，函数等的定义；，常数，数据类型，函数等的定义；BEGIN 功能描述语句功能描述语句；END ARCHITECTURE 结构体名；结构体名；cont：STD_LOGIC_VECTOR(3DOWNTO0)；co_1：STD_LOGIC；m:TIME:=2ns；(INIT，DAD，ADC，SRF，FRF)； 第21页/共139页第二十一页，

16、共139页。ARCHITECTURE 结构体名结构体名 OF 实体名实体名 IS 定义语句定义语句 内部信号，常数内部信号，常数(chngsh)，数据类型，函数等的定义；，数据类型，函数等的定义；BEGIN 功能描述语句功能描述语句；END ARCHITECTURE 结构体名；结构体名；第22页/共139页第二十二页，共139页。看例题看例题(lt)！半加器半加器abcsabcs0000000011111110第23页/共139页第二十三页，共139页。半加器真值表半加器真值表：abcs0000000011111110半加器半加器abcs （ENTITY部分部分(b fen)省略）省略） AR

17、CHITECTURE alg_ha OF half_adder IS BEGIN PROCESS (a , b) BEGIN IF a=0 AND b=0 THEN c=0 ; s=0 ELSIF a=1 AND b=1 THEN c=1 ; s=0; ELSE c=0 ; s=1; END IF; END PROCESS END alg_ha; 高层次的功能高层次的功能描述，不必考描述，不必考虑在电路虑在电路(dinl)中到底中到底是怎样实现的是怎样实现的。第24页/共139页第二十四页，共139页。练习：练习： 试用上面的两种方法描述试用上面的两种方法描述(mio sh)半加器的功能。半加

18、器的功能。半加器半加器abcs第25页/共139页第二十五页，共139页。结构体中三种描述方式结构体中三种描述方式(fngsh)的比较的比较布尔函数定义布尔函数定义(dngy)明白明白连接连接(linji)关关系清晰，电路系清晰，电路模块化清晰模块化清晰 优优 点点小门数设计小门数设计不易描述复杂电路不易描述复杂电路，修改不易，修改不易数据流描述数据流描述电路层次化设计电路层次化设计电路不易理解、繁琐、电路不易理解、繁琐、复杂复杂结构化描述结构化描述 适用场合适用场合 缺缺 点点描述方式描述方式电路特性清楚明电路特性清楚明了了大型复杂的电路模块大型复杂的电路模块设计设计进行综合效率相对较进行综

19、合效率相对较低低行为描述行为描述第26页/共139页第二十六页，共139页。 信号信号(xnho)赋值符赋值符 “=” 表式中的等号表式中的等号“=”没有赋没有赋值的含义，只是一种数据比值的含义，只是一种数据比较较(bjio)符号。符号。 1.3 赋值符号和数据赋值符号和数据(shj)比较符号比较符号 1 多路选择器的多路选择器的VHDL描述描述例例1.1VHDL描述中出现的相关语句结构和语法说明描述中出现的相关语句结构和语法说明 ARCHITECTURE one OF mux21 ISBEGIN PROCESS (a,b,s) BEGIN IF s 0 THEN y a ; ELSE y b

20、 ; END IF; END PROCESS;END ARCHITECTURE one ; 第27页/共139页第二十七页，共139页。1.4 逻辑逻辑(lu j)操作符操作符 1 多路选择器的多路选择器的VHDL描述描述(mio sh)例例1.1VHDL描述中出现的相关语句结构描述中出现的相关语句结构(jigu)和语法说明和语法说明y = (a ( s) (b s) ; ARCHITECTURE behave OF mux21 ISBEGINEND behave; VHDL共有共有7种基本逻辑操作符：种基本逻辑操作符： 要求数据类型：要求数据类型： BIT BOOLEAN STD_LOGIC

21、第28页/共139页第二十八页，共139页。ARCHITECTURE one OF mux21 IS BEGIN y = a s = 0 b ;END ARCHITECTURE one ; 1.5 WHEN_ELSE条件条件(tiojin)信号赋值语句信号赋值语句 1 多路选择器的多路选择器的VHDL描述描述(mio sh)例例1.1VHDL描述中出现的相关语句结构描述中出现的相关语句结构(jigu)和语和语法说明法说明赋值目标赋值目标 = 表达式表达式 WHEN 赋值条件赋值条件 ELSE 表达式表达式 WHEN 赋值条件赋值条件 ELSE 表达式表达式 ； 第29页/共139页第二十九页，

22、共139页。在在VHDL中，所有的顺序语句，如中，所有的顺序语句，如“IF_THEN_ELSE_END IF”，都必，都必须放在由须放在由“PROCESSEND PROCESS”引导的进程结构中。引导的进程结构中。 在一个在一个(y )结构体（结构体（ARCHITECTURE）中可以包含任意个进程语句）中可以包含任意个进程语句，所有的进程语句都是并行语句，而进程，所有的进程语句都是并行语句，而进程PROCESS引导的内部语句结构属于引导的内部语句结构属于顺序语句。顺序语句。1.4 进程进程(jnchng)语句和顺序语句语句和顺序语句 1 多路选择器的多路选择器的VHDL描述描述(mio sh)

23、例例1.1VHDL描述中出现的相关语句结构和语法说明描述中出现的相关语句结构和语法说明第30页/共139页第三十页，共139页。1 小结小结(xioji)在在2选选1的的VHDL描述中出现的语言现象描述中出现的语言现象(xinxing)归纳：归纳：实体：实体： Entity结构体：结构体：Architecture端口定义：端口定义： Port( )端口模式：端口模式：In/Out/Inout数据类型：数据类型：Bit、Std_Logic信号赋值符：信号赋值符：=条件条件(tiojin)比较符：比较符：=逻辑操作符：逻辑操作符：ANDIF条件语句：条件语句：IFEND IF并行条件语句：并行条件

24、语句：WHENELSE进程语句：进程语句：ProcessEnd Process顺序语句：顺序语句：由进程语句引导由进程语句引导并行语句：并行语句：第31页/共139页第三十一页，共139页。2 时序电路的时序电路的VHDL描述描述(mio sh)例例2.1 D触发器的触发器的VHDL描述描述(mio sh) 最简单、最具有代表性的时序电路是最简单、最具有代表性的时序电路是D触发器。对触发器。对D触发器触发器的描述的描述(mio sh)包含了包含了VHDL对时序电路的最基本和典型的表对时序电路的最基本和典型的表达方式，也包含了达方式，也包含了VHDL中许多最具特色的语言现象。中许多最具特色的语言

25、现象。（实体（实体Entity） 电路功能描述电路功能描述（结构体（结构体Architecture）?DCLKQDFF1第32页/共139页第三十二页，共139页。例例2.1 D触发器的触发器的VHDL描述描述(mio sh) VHDL电路描述与设电路描述与设计平台和硬件实现对象计平台和硬件实现对象(duxing) (组合或时序逻组合或时序逻辑辑) 无关。无关。DCLKQDFF1第33页/共139页第三十三页，共139页。例例2.1中中D触发器的触发器的VHDL描述的语言现象描述的语言现象(xinxing)说明说明 2.1 完整完整VHDL程序基本程序基本(jbn)构成构成VHDL设计设计VH

26、DL文件文件库和程序包库和程序包 声明在设计或实体中将用到的常数，数据类型声明在设计或实体中将用到的常数，数据类型，元件及子程序等，元件及子程序等实体（实体（Entities） 声明到其实体及其声明到其实体及其设计的接口，即定义设计的接口，即定义本设计的输入本设计的输入/出端口出端口结构体结构体（Architectures） 定义了实体的实现。定义了实体的实现。即电路功能的具体描述即电路功能的具体描述第34页/共139页第三十四页，共139页。 程序包：定义了一组数据类型说明程序包：定义了一组数据类型说明(shumng)、常量说明、常量说明(shumng)、元件说明、元件说明(shumng)和

27、子程序说明和子程序说明(shumng)。以。以供其它多个设计实体引用。供其它多个设计实体引用。 库：是专门存放预先编译好的程序包的地方库：是专门存放预先编译好的程序包的地方(dfng)，这，这样它们就可以在其它设计中被调用。样它们就可以在其它设计中被调用。 库库/程序包就是为了使一组类型说明，常量说明和子程序说程序包就是为了使一组类型说明，常量说明和子程序说明对多个明对多个(du )设计实体都成为可见的而提供的一种结构。它设计实体都成为可见的而提供的一种结构。它们如同们如同C语言中的语言中的*.h文件，定义了一些类型说明，函数一样。文件，定义了一些类型说明，函数一样。第35页/共139页第三十

28、五页，共139页。 例如：例如： LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_unsigned.ALL； IEEE是是IEEE标准库的标志名，两个标准库的标志名，两个USE语句使语句使得以下设计得以下设计(shj)可使用程序包可使用程序包std_logic_1164, std_logic_unsigned中所有预定义的内容，如中所有预定义的内容，如std_logic，in，out的定义等。的定义等。格式格式(g shi)： LIBRARY ; USE .ALL;第36页/共139页第三十六页，共139页。第37页/

29、共139页第三十七页，共139页。2.2 标准标准(biozhn)逻辑位数据类型逻辑位数据类型STD_LOGIC ENTITY IS - 端口声明端口声明 PORT (CLK, D : IN ; Q : OUT );END ENTITY ;ENTITY IS PORT (a, b, : IN ; S : IN ; y : OUT ); END ENTITY ; 第38页/共139页第三十八页，共139页。2.3 信号定义信号定义(dngy)和数据对象和数据对象 信号的使用和定义信号的使用和定义(dngy)范围是实体、结构体和程序包，在进程范围是实体、结构体和程序包，在进程和子程序的顺序语句中不

30、允许定义和子程序的顺序语句中不允许定义(dngy)信号。（只有信号才能把进信号。（只有信号才能把进程外的信息带入进程内部，或将进程内的信息带出进程）程外的信息带入进程内部，或将进程内的信息带出进程）第39页/共139页第三十九页，共139页。2.3 信号定义信号定义(dngy)和数据对象和数据对象 在在VHDL中，变量是一个局部量，作为临时的数据存储单元中，变量是一个局部量，作为临时的数据存储单元，只能在进程和子程序的顺序语句中使用只能在进程和子程序的顺序语句中使用。变量定义中的初始值。变量定义中的初始值仅对仿真有效，实际的综合器并不支持设置初始值。仅对仿真有效，实际的综合器并不支持设置初始值

31、。第40页/共139页第四十页，共139页。2.3 信号定义和数据信号定义和数据(shj)对象对象 常量的定义主要是为了程序更容易阅读和修改。在所有的常量的定义主要是为了程序更容易阅读和修改。在所有的VHDL结结构中都可以定义常量，如实体、结构体、程序包、进程和子程构中都可以定义常量，如实体、结构体、程序包、进程和子程序等。常量是一个恒定不变的值。序等。常量是一个恒定不变的值。第41页/共139页第四十一页，共139页。2.4 上升沿检测上升沿检测(jin c)表式和信号属性函数表式和信号属性函数EVENT PROCESS (CLK) - 进程进程(jnchng) BEGIN IF CLKEV

32、ENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;边沿检测语句边沿检测语句第42页/共139页第四十二页，共139页。2.5 不完整不完整(wnzhng)条件语句与时序电路条件语句与时序电路 CLKEVENT AND CLK = 1YesNoQ1 = D ; ？第43页/共139页第四十三页，共139页。 ARCHITECTURE one OF mux21 ISBEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS;END ARCHI

33、TECTURE one ; -a,b,s 为敏感信号表为敏感信号表S=0YesNoy = a；y b1 THEN q1 = 1 ; ELSIF a1 b1 THEN q1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ;END ;例例b：EDA软件综合结果软件综合结果第46页/共139页第四十六页，共139页。2.6 实现实现(shxin)时序电路的时序电路的VHDL不同表述不同表述 ENTITY DFF1 IS - DFF 端口声明端口声明 PORT (CLK, D : IN ; Q : OUT );END ENTITY DFF1;AR

34、CHITECTURE bhv OF DFF1 IS Q1 : STD_LOGIC ; BEGIN PROCESS (CLK) - 进程进程 BEGIN IF THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; END ARCHITECTURE bhv; 第47页/共139页第四十七页，共139页。.PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -确保确保CLK的变化是一次上升的变化是一次上升(shngshng)沿的跳变沿的跳变 END IF; E

35、ND PROCESS ; .PROCESS (CLK)BEGIN - 同上同上 IF THEN Q = D ; END IF; END PROCESS ; 2.6 实现实现(shxin)时序电路的时序电路的VHDL不同表述不同表述 第48页/共139页第四十八页，共139页。LIBRARY IEEE ; ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGI

36、N IF THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; END ; 第49页/共139页第四十九页，共139页。.PROCESS BEGIN CLK = 1 ; Q = D ;END PROCESS; 2.6 实现实现(shxin)时序电路的时序电路的VHDL不同表不同表述述 第50页/共139页第五十页，共139页。.PROCESS ()BEGIN IF THEN Q = D ; END IF; END PROCESS ; 上升沿触发上升沿触发(chf)DFF的仿真波形：的仿真波形：2.6 实现实现(shxin)时序电路的时序电路的VHDL不同表不

37、同表述述 第51页/共139页第五十一页，共139页。.PROCESS (，) BEGIN IF THEN Q = D ; END IF; END PROCESS ; 电平触发电平触发DFF的仿真的仿真(fn zhn)波形：波形：2.6 实现时序电路的实现时序电路的VHDL不同不同(b tn)表表述述 第52页/共139页第五十二页，共139页。2 小结小结(xioji)第53页/共139页第五十三页，共139页。3 更复杂电路更复杂电路(dinl)的的VHDL描述描述CLKQn 时序电路中，一般计数器的输入时序电路中，一般计数器的输入(shr)/输出信输出信号包括：号包括：？EntityAr

38、chitecture电路设计电路设计3.1 计数器的计数器的VHDL描述描述(mio sh)第54页/共139页第五十四页，共139页。ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN END IF; END PROCESS ;END bhv; 【例【例1】: 4位二进制加法位二进制加法(jif)计计数器数器CLKQn第55页/共139页第五十五页，共139页。ENTITY CNT4 I

39、S PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; -如何如何(rh)理解？理解？ END IF; END PROCESS ;END ARCHITECTURE bhv; 【例【例1】: 4位二进制加法位二进制加法(jif)计数器计数器第56页/共139页第五十六页，共139页。1 十进制整数十进制

40、整数35 十进制整数十进制整数10E3 十进制整数十进制整数16#D9# 十六进制整数十六进制整数8#562# 八进制整数八进制整数2#11001001# 二进制整数二进制整数整数的表达不加引整数的表达不加引号，而逻辑号，而逻辑(lu j)位的数据必须加引位的数据必须加引号，如号，如1、0、“101”。整数整数(zhngsh)（Integer）类型）类型VHDL中整数常量的书写方式：中整数常量的书写方式：第57页/共139页第五十七页，共139页。3.2 计数器设计的其他表述计数器设计的其他表述(bio sh)方法方法LIBRARY IEEE ; ; - 运算符重载运算符重载(zhn zi)E

41、NTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; -“+” 运算符重载运算符重载(zhn zi) END IF; END PROCESS ; Q = Q1 ;END ARCH

42、ITECTURE bhv; 第58页/共139页第五十八页，共139页。3.2 计数器设计的其他计数器设计的其他(qt)表述方法表述方法LIBRARY IEEE ; ; - 运算符重载运算符重载(zhn zi)ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (CLK) BEGIN

43、 IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; -“+” 运算符重载运算符重载(zhn zi) END IF; END PROCESS ; Q = Q1 ;END ARCHITECTURE bhv; EDA软件综合结果软件综合结果组合电路加组合电路加1逻辑逻辑4位二进制锁存器位二进制锁存器输出反馈输出反馈锁存时钟锁存时钟第59页/共139页第五十九页，共139页。3.2 计数器设计的其他表述计数器设计的其他表述(bio sh)方法方法LIBRARY IEEE ; ; - 运算符重载运算符重载(zhn zi)ENTITY CNT4 IS PORT ( CL

44、K : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; -“+” 运算符重载运算符重载(zhn zi) END IF; END PROCESS ; Q 0); -计数器复位（高有效）计数器复位（高有效） ELSIF (clkE

45、VENT AND clk = 1) THEN -检测时钟上升沿检测时钟上升沿 IF (en=1) THEN -检测是否允许计数（不完全条件语句）检测是否允许计数（不完全条件语句） IF cqi 9 THEN cqi :=cqi+1; -允许计数，且计数允许计数，且计数0); -计数状态计数状态=9，下一状态清零，下一状态清零 END IF; END IF; END IF; IF cqi = 9 THEN co = 1; -计数状态计数状态=9，输出进位信号，输出进位信号 ELSE co =0; END IF; qcnt 0); -计数器复位（高有效计数器复位（高有效(yuxio)） ELSIF

46、 (clkEVENT AND clk = 1) THEN -检测时钟上升沿检测时钟上升沿 IF (en=1) THEN -检测是否允许计数（不完全条件语句）检测是否允许计数（不完全条件语句） IF cqi 9 THEN cqi :=cqi+1; -允许计数，且计数允许计数，且计数0); -计数状态计数状态=9，下一状态清零，下一状态清零 END IF; END IF; END IF; IF cqi = 9 THEN co = 1; -计数状态计数状态=9，输出进位信号，输出进位信号 ELSE co =0; END IF; qcnt = cqi; -将计数值输出到端口将计数值输出到端口 END

47、PROCESS;END behave;10进制计数器时序波形仿真结果进制计数器时序波形仿真结果第63页/共139页第六十三页，共139页。VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0) ； SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； 第64页/共139页第六十四页，共139页。3.3 不同工作不同工作(gngzu)方式的时序电路设计方式的时序电路设计 library ie

48、ee;use ieee.std_logic_1164.all;ENTITY shifter IS-实体实体(sht)声明声明 PORT( clk, load : IN std_logic; din : IN std_logic_vector(7 downto 0); qb : OUT std_logic);END ENTITY shifter;第65页/共139页第六十五页，共139页。ARCHITECTURE behave OF shifter IS -结构结构(jigu)体描述体描述BEGIN PROCESS (clk,load) VARIABLE reg8 : std_logic_vec

49、tor(7 downto 0); BEGIN IF clkEVENT AND clk = 1 THEN IF load=1 THEN reg8 :=din; -由（由（LOAD=1）装）装载新数据载新数据 ELSE - load=0, 移位操作移位操作 reg8(6 downto 0) :=reg8 (7 downto 1); END IF; END IF; qb = reg8(0) ; - 串行输出最低位串行输出最低位 END PROCESS; END ARCHITECTURE behave;移位寄存器时序波形仿真结果移位寄存器时序波形仿真结果第66页/共139页第六十六页，共139页。3.

50、4 1位二进制全加器的位二进制全加器的VHDL描述描述(mio sh) 1位二进制全加器引脚图位二进制全加器引脚图1位二进制全加器实现位二进制全加器实现(shxin)原理图原理图1位二进制位二进制半加器半加器第67页/共139页第六十七页，共139页。半加器的半加器的VHDL描述描述(mio sh) 1001010110001100cosoba半加器其真值表半加器其真值表 coasobnotxnor2and2半加器电路图半加器电路图3.4 1位二进制全加器的位二进制全加器的VHDL描述描述(mio sh) so=?co=?第68页/共139页第六十八页，共139页。-半加器描述半加器描述(1)

51、：布尔方程描述方法：布尔方程描述方法LIBRARY IEEE; USE ; ENTITY h_adder IS -实体实体(sht)声明声明 PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT (a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; 半加器的半加器的VHDL描述描述(mio sh) 第69页/共139页第六十九页，共139页。-半加器描述半加器描

52、述(mio sh)(2)：真值表描述：真值表描述(mio sh)方法（方法（1） -这里省略库和实体声明部分这里省略库和实体声明部分ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 第70页/共139页第七十页，共139页。VHDL描述中的基本结构与语法描述中的基本结构与语法(yf)：VHDL运算符运

53、算符 &：连接运算符：连接运算符 &连接，将两个连接，将两个(lin )对象或矢量连接对象或矢量连接成维数更大的矢量成维数更大的矢量, 它可给代码书写带来方便。它可给代码书写带来方便。 例如，为表达例如，为表达a=1 and b=0 and c=1概念概念，可定义一个变量：，可定义一个变量： vabc=a & b & c；则可用；则可用 vabc=“101”表达上述内容。表达上述内容。第71页/共139页第七十一页，共139页。-半加器描述半加器描述(3)：真值表描述方法（：真值表描述方法（2） -这里省略这里省略(shngl)库和实体声明部分库和实体声明部分A

54、RCHITECTURE fh1 OF h_adder IS SIGNAL abc, cso : std_logic_vector(1 downto 0) ;BEGIN abc = a & b; co = cso(1) ; so cso cso cso cso null ; -或或“00” END CASE; END PROCESS;END fh1;第72页/共139页第七十二页，共139页。-“或门或门”逻辑逻辑(lu j)描述描述LIBRARY IEEE ; 库、函数包调用库、函数包调用ENTITY or2a IS -实体声明实体声明 PORT (a, b : IN STD_LOGI

55、C; c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a IS -结构体描述结构体描述 BEGIN c = a OR b ;END ARCHITECTURE one ; 或门或门”逻辑逻辑(lu j)的的VHDL描述描述 第73页/共139页第七十三页，共139页。位二进制全加器的位二进制全加器的VHDL描述描述(mio sh) LIBRARY IEEE；USE；ENTITY f_adder IS -实体实体f_adder描述描述 PORT (ain，bin，cin： IN STD_LOGIC； cout，sum：OUT S

56、TD_LOGIC)； END f_adder；ARCHITECTURE fd1 OF f_adder IS -结构体描述结构体描述 COMPONENT h_adder -半加器元件半加器元件(yunjin)调用声明调用声明 PORT (a，b： IN STD_LOGIC； co，so： OUT_LOGIC)； END COMPONENT;第74页/共139页第七十四页，共139页。第75页/共139页第七十五页，共139页。VHDL描述描述(mio sh)中的基本结构与中的基本结构与语法：语法：第76页/共139页第七十六页，共139页。STD_LOGIC_VECTOR STD_LOGIC 在

57、使用在使用STD_LOGIC_VECTOR中，必须注明其数组宽度中，必须注明其数组宽度(kund)，即，即位宽，如：位宽，如： B : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ； SIGNAL A ：STD_LOGIC_VECTOR (1 TO 4) ； B = 01100011 ; - B(7)为为 0 B(4 DOWNTO 1) = “0001 ; - B(4)为为 0 B(7 DOWNTO 4) = A ; - B(6)等于等于(dngy) A(2) 第77页/共139页第七十七页，共139页。SIGNAL a : STD_LOGIC_VECTOR (3 DO

58、WNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;. a 连接端口名，连接端口名，.); U1：h_adder PORT MAP(a=ain, b=bin, co=d, so=e)；第79页/共139页第七十九页，共139页。1、状态机分类、状态机分类(fn li)：按输出按输出(shch)方式分方式分Mealy型型Moore型型输出仅为当前状输出仅为当前状态态(zhungti)的的函数函数输出是当前状态输出是当前状态和输入的函数和输入的函数按结按结构分构分单单 进进 程程多多 进进 程程主进程和辅进程合主进程和辅进程合一一分时序、组合主进分

59、时序、组合主进程，辅助进程程，辅助进程4 有限状态机设计有限状态机设计4.1 一般有限状态机的设计一般有限状态机的设计第80页/共139页第八十页，共139页。按状态按状态(zhungti)表表达分达分符号符号(fho)状态状态机机确定确定(qudng)编编码状态机码状态机S0,S1,S2,000,001,010, 按编码按编码方式分方式分顺序编码顺序编码一位热码一位热码二进制顺序编码等二进制顺序编码等00001,00010,00100, 其它编码其它编码格雷码，循环码，等格雷码，循环码，等4 有限状态机设计有限状态机设计第81页/共139页第八十一页，共139页。2、用户、用户(yngh)自

60、定义数据类型自定义数据类型4 有限有限(yuxin)状态机设计状态机设计4.1 一般一般(ybn)有限状态机的设计有限状态机的设计TYPE 数据类型名数据类型名 IS 数据类型定义；数据类型定义；例如：例如：TYPE m_state IS (st0,st1,st2,st3,st4,st5)；SIGNAL present_state,next_state : m_state；第82页/共139页第八十二页，共139页。3、一般、一般(ybn)状态机的设计状态机的设计a、说明、说明(shumng)部部分分例如例如(lr)： SIGNAL current_state,next_state : m_state； ARCHITECTURE