数字逻辑试验报告利用逻辑门构成半加器和全加器,设计一个2位并行加法器

1、数字逻辑实验报告2019.11.13利用逻辑门构成半加器和全实验项目加器，设计一个2位并行加实验时间法器实验目的通过实验学会设计加法器硬件环境；实验板型号Basys3。实验环境软件环境：Windows64位；Vivado2014.2实验内容：用vivado设计一个2位并行加法器：使用逻辑门实现一个半加器级联一个全加器构成两位并行加法器。实验步骤:1 .由图分析输入，一共有4个输入（两个两位数的低位a0_in、b0_in,两个两位数白高位a1_in、b1_in）,3个输出（s0为低位相加的和，s1为高位相加的和，c_out为进位），需要异或门3个，与门3个，或门1个。实验内容及步骤（含电路原理图

2、/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）2 .创建新的工程，加载IP核。3 .在ProjectNavigator下的IPIntegrator下，点击CreateBlockDesign,创建新的BlockDesign,根据上面的分析添加基本门电路、输入输出端口并连线。加法器的BD设计图4 .完成原理图设计后，生成顶层文件和HDL代码文件。5 .到I/OPLANNING界面下方的I/Oports窗口中将设计端口与FPGA弓唧进行关联，在site栏将a0_in、a1_in、b0_in、b1_in、c_out、s0、si分别设置为V16、V17、W16W17U16E19、U19

3、;I/Ostd栏均设为LVCMOS33H|BiffFuriLttFinnBumkil14|lftfkriiIn'.Mp'lfJ'M,'Ijf*LnprtE一E>»*qartTjB11T3weOwlpiKniI.1»HTmr，Ml士O'trE'ilU9UL-TXK&3son12W5UT.40<QirlfritHlE4lA-adKli*泰融口*S.实验3.2.2管脚约束图6 .综合、实现、生成bitstream7 .连接实验版进行板级验证。实验4.2.1结果（部分）（a_in对应V16、b_in对应V17、c_

4、in对应W16c_out对应U16、s对应E19）A1B1Cin1-S1Cout1实验结果分析A0B1Cin0fS1Cout0A0B1Cin1fS0Coutl实验4.2.2结果（部分）a0inia1in0b0in0blinlfcout0s01siia0_in0a1_in1b0_in1b1_in0一c_out0s01s11a0_in1a1_in0b0_in0b1_in1fc_out1s00s10A1A0B1B0LED灯显示0110亮亮暗1001亮亮暗0111暗暗亮实验方案的缺陷及改进意见实验中失败了好几次，首先去寻找电路图的错误，后来发现并不是图的错误，而是接的版并不是完全好的，经过对引脚的重新

5、约束，最后得到了正确的结果。这又引起我们新的思考，我们多次尝试，找到了一些正常和非正常的引脚。这件事情，启发我们有时候出于现实的因素，很多结果并不会如同理论一样顺利正确，而这时候就更加需要耐心和细心，对每一部分分开验证，找到真正的原因。心得体会、问题讨论这次试验让我体验到了将理论知识付诸实践的过程，证明了我学习的理论知识的正确性、可行性，同时加深了我对电路设计流程的印象，巩固了课堂上学习到的知识，还激起了我对于逻辑电路的热爱。同时我对于硬件设计软件化有了更深的理解，对于电路设计有了初步的认识。期待吓一次的设计能改进这次的不足，收族更多的经验。指导老师评议成绩评定：指导教师签名：实验报告说明数字

6、逻辑课程组实验名称列入实验指导书相应的实验题目。实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。实验环境实验用的软硬件环境（配置）。实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。实验结果分析数字逻