数字电路09CH5

1、相关知识回顾：逻辑运算逻辑运算逻辑门逻辑门第五章第五章 组合逻辑电路组合逻辑电路与与或或非非异或异或同或同或非门非门与门与门或门或门与非门与非门或非门或非门异或门异或门同或门同或门本章任务：1.1.组合逻辑电路的分析与设计组合逻辑电路的分析与设计2.2.常用组合逻辑模块的使用常用组合逻辑模块的使用由逻辑由逻辑门组成门组成(2) 学习常用中规模集成模块学习常用中规模集成模块(3) 了解电路中的竞争和冒险现象了解电路中的竞争和冒险现象本章重点(1)(1)掌握掌握分析分析和和设计设计的基本方法的基本方法加法器加法器 比较器比较器译码器译码器 编码器编码器选择器选择器 分配器分配器本章基本内容(1)(

2、1)电路分析与设计经典的方法电路分析与设计经典的方法(2)(2)常用组合逻辑模块的灵活应用常用组合逻辑模块的灵活应用第五章 组合逻辑电路第一节第一节 组合电路的分析和设计组合电路的分析和设计第五节第五节 奇偶检验电路奇偶检验电路第六节第六节 模块化设计概述模块化设计概述第七节第七节 组合电路中的竞争与冒险组合电路中的竞争与冒险第二节第二节 算术逻辑运算及数值比较组件算术逻辑运算及数值比较组件第三节第三节 译码器和编码器译码器和编码器第四节第四节 数据选择器和数据分配器数据选择器和数据分配器小结小结一、组合电路一、组合电路二、组合电路的分析二、组合电路的分析三、组合电路的设计三、组合电路的设计第

3、一节第一节 组合电路的分析和设计组合电路的分析和设计请大家参考讲义：P275333 5-1数字电路系统的基本分析概念，5-2组合逻辑电路(系统的逻辑）分析。一、组合电路一、组合电路输入：输入：逻辑关系：逻辑关系：Fi = fi (X1、X2、Xn n) i = (1) i = (1、2 2、m)m)特点：特点：电路由电路由逻辑门逻辑门构成；构成；不含记忆元件；不含记忆元件；输出输出无反馈无反馈到输入的回路；到输入的回路；输出与电路输出与电路原来状态无关。原来状态无关。输出：输出：X1、X2、XnF1、F2、Fm 数字电路逻辑系统 逻辑模型 电路模型 参数模型 逻辑参数特性 逻辑功能条件 逻辑行

4、为特性 数字电路系统分析目的框图 数字电路系统的基本分析概念数字电路系统的基本分析概念数字电路数字电路系统的基系统的基本逻辑功本逻辑功能结构，能结构，即逻辑图即逻辑图真值表逻真值表逻辑表达式辑表达式实现数字实现数字逻辑系统逻辑系统的数字电的数字电路又叫物路又叫物理模型理模型从物理模型和从物理模型和逻辑模型中提逻辑模型中提炼出来的基本炼出来的基本参数：频率、参数：频率、时序、电平、时序、电平、负载即负载即测试参数。理想数字理想数字电路（与电路（与电器特性电器特性参数无关）参数无关）的逻辑功的逻辑功能描述能描述主要是主要是指逻辑指逻辑电平的电平的高低，高低，脉冲特脉冲特性分析。性分析。电路确定电路

5、确定之后，对之后，对信号的条信号的条件要求及件要求及信号确定信号确定后对电路后对电路的要求。的要求。讲义P275数字电路系统的基本分析概念数字电路系统分析数字电路分析数字逻辑分析给定数字系统分析其逻辑功能进行输入输出信号，电路参数，延时等分析。系统仿真分析使用EDA软件对系统的物理模型和逻辑模型进行分析、设计、测试的统称。 物理模型仿真的优点物理模型仿真的优点是具有直观性，适合于分是具有直观性，适合于分析电路的行为和参数特性析电路的行为和参数特性,以及参数特性对行为特性以及参数特性对行为特性的影响。属于底层仿真。的影响。属于底层仿真。 逻辑模型仿真不考虑器逻辑模型仿真不考虑器件的物理参数特性，

6、只按件的物理参数特性，只按照逻辑图、真值表或逻辑照逻辑图、真值表或逻辑函数系统的逻辑行为仿真。函数系统的逻辑行为仿真。属于高层仿真。属于高层仿真。通过对逻辑模型的分析，可以得到数字逻辑系统通过对逻辑模型的分析，可以得到数字逻辑系统的逻辑行为特性以及时间相关参数特性的逻辑行为特性以及时间相关参数特性 。即得即得到系统的逻辑结构和各逻辑变量之间的逻辑关系，到系统的逻辑结构和各逻辑变量之间的逻辑关系，也包括各逻辑变量之间的时序关系也包括各逻辑变量之间的时序关系。 属于电气特性分析，即数字电路输入属于电气特性分析，即数字电路输入端的电气参数特性以及延迟效应。电气参端的电气参数特性以及延迟效应。电气参数

7、特性与逻辑行为特性的关系。数特性与逻辑行为特性的关系。 二、组合电路的逻辑分析二、组合电路的逻辑分析分析已知逻辑电路功能分析已知逻辑电路功能步骤步骤：输出函数输出函数表达式表达式简化函数简化函数真值表真值表描述电路描述电路功能功能已知组已知组合电路合电路讲义P297逻辑图模型逻辑图模型（电路图）（电路图）例：例：试分析右图所示逻辑电路的功能试分析右图所示逻辑电路的功能。 因此该电路为因此该电路为少数服从多数少数服从多数电路，电路，称表决电路。称表决电路。解：（解：（1）由电路图得逻辑表达式）由电路图得逻辑表达式（2）由逻辑表达式得真值表）由逻辑表达式得真值表A B C F0 0 0 00 0

8、1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABACBCABF （3）功能分析：）功能分析：多数输入变量为多数输入变量为1，输出，输出F为为1；多数输入变量为多数输入变量为0，输出，输出 F为为0。例：例：试分析下图所示逻辑电路的功能。试分析下图所示逻辑电路的功能。解：（解：（1）由电路图得）由电路图得 表达式表达式01012123233BBGBB GBBGBG（2）列出）列出 真值表真值表自然二进制码自然二进制码格雷码格雷码B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0

9、 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）列出）列出 真值表真值表（1）由电路图得表达式）由电路图得表达式01012123233BBGBB GBBGBG 本电路是自然二进制码本电路是自然二进制码至

10、格雷码的转换电路至格雷码的转换电路。（3） 分析功能分析功能注意：利用此式时对码位序号大于（注意：利用此式时对码位序号大于（n-1）的位应按）的位应按0处理，处理，如本例码位的最大序号如本例码位的最大序号i = 3，故，故B4应为应为0，才能得到正确的，才能得到正确的结果。结果。 推广到一般推广到一般，将，将n位自然二进制码转换成位自然二进制码转换成n位格位格雷码雷码： Gi = Bi Bi+1 （i = 0、1、2、 n-1）01012123233BBGBB GBBGBG自然二进制码至格雷码的转换自然二进制码至格雷码的转换例例5-2-7某数字电路的逻辑图如图5-2-23所示，试判断该电路的逻

11、辑功能。 A B C D & & & & 1 K0 K1 K2 K3 K4 K5 K6 K7 1 & & 1 & 1 1 1 K0=A CDBDBK1BCDCK2DCBK3CDBDK40765KKK解：解：1.写出写出表达式表达式D C B A K7 K6 K5 K4 K3 K2 K1 K0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0

12、 1 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 1 1 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 0 0 1 0 0 1 1 1 1 1 0 0 0 0 1 0 1 0 0 1 1 1 1 0 0 0 1 0 1 0 1 2. 列写真值表列写真值表不难看出，不难看出，输出是两输出是两位的位的BCD码，而

13、输码，而输入是自然入是自然二进制码。二进制码。 3.功能描述功能描述例例5-2-3 使用数字电使用数字电路实现的组合逻辑如图路实现的组合逻辑如图(a)所示所示。设输入信号。设输入信号的理想波形如图的理想波形如图(b)所所示示, ,绘制考虑电路延迟绘制考虑电路延迟时的输出信号波形，电时的输出信号波形，电路延迟时间为路延迟时间为D D。 F B A C (a) 数字电路逻辑模型 & & B A C (b) 毛刺波形 ABF解：解： 组合逻辑电路系统的设计包括两个方面：组合逻辑电路系统的设计包括两个方面： 一是建立逻辑模型一是建立逻辑模型，二是用数字电路实现逻辑模型二是用数字电路实现

14、逻辑模型。 根据工程问题提出根据工程问题提出的要求和条件，确的要求和条件，确定输入信号（逻辑定输入信号（逻辑变量）和输出信号；变量）和输出信号；建立逻辑关系真值建立逻辑关系真值表；得出简化的逻表；得出简化的逻辑表达式。辑表达式。需要考虑以下问题：需要考虑以下问题：（1）电路电气特性电路电气特性（主要是延时（主要是延时特性）的要求。数字逻辑模型是特性）的要求。数字逻辑模型是一个理想模型。由于数字电路固一个理想模型。由于数字电路固有的延迟特性以及逻辑电平特性有的延迟特性以及逻辑电平特性等原因，不一定能完全实现理想等原因，不一定能完全实现理想逻辑系统，特别是延迟特性会引逻辑系统，特别是延迟特性会引起

15、冒险和竞争。所以，在用数字起冒险和竞争。所以，在用数字电路实现理想逻辑系统时，必须电路实现理想逻辑系统时，必须对数字电路器件的电气特性提出对数字电路器件的电气特性提出相应的要求。相应的要求。（2）数字电路实现方法的要求数字电路实现方法的要求，要实现的数字电路的结构与逻辑要实现的数字电路的结构与逻辑模型直接相关，电路结构不同，模型直接相关，电路结构不同，逻辑模型的描述也不同。例如，逻辑模型的描述也不同。例如，同样一个逻辑功能，用不同的数同样一个逻辑功能，用不同的数字电路来实现其逻辑表达式的形字电路来实现其逻辑表达式的形式是不同的。因此，实现逻辑模式是不同的。因此，实现逻辑模型时，一定要针对所选用

16、的具体型时，一定要针对所选用的具体数字电路进行数字电路进行-表达式形式转换。表达式形式转换。 三、组合电路的设计三、组合电路的设计讲义P401430三、组合电路的设计三、组合电路的设计步骤：步骤：根据要求设计出实际逻辑电路根据要求设计出实际逻辑电路确定输入、输出确定输入、输出列出真值表列出真值表写出表达式写出表达式并简化并简化画逻辑电路图画逻辑电路图形式变换形式变换根据设计所用根据设计所用芯片要求芯片要求选择所需选择所需门电路门电路根据设根据设计要求计要求分析题意，将设计分析题意，将设计要求转化为逻辑关要求转化为逻辑关系，这一步为设计系，这一步为设计组合逻辑电路的关键组合逻辑电路的关键讲义P4

17、01430例例1 1：半加器的设计半加器的设计解：（解：（1）半加器真值表）半加器真值表（2）输出函数）输出函数 输入输入 输出输出被加数被加数A 加数加数B 和和S 进位进位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1ABCBABABAS分析：半加器是将两个一位二进制数相加求得和及向高分析：半加器是将两个一位二进制数相加求得和及向高 位进位的电路。因此，有位进位的电路。因此，有两个输入两个输入（加数与被加（加数与被加 数）及数）及两个输出两个输出（和与进位）（和与进位） 。 设被加数和加数分别为设被加数和加数分别为A A和和B B，和与进位分别为，和与进位分别为S S、

18、C C，真值表为：真值表为：（3）逻辑图）逻辑图（4 4）逻辑符号）逻辑符号（2）输出函数）输出函数ABCBABABAS 由表达式知，若无特别要求，用一个异或门由表达式知，若无特别要求，用一个异或门和一个与门即可实现半加器电路。电路图为：和一个与门即可实现半加器电路。电路图为：半加器逻半加器逻辑符号辑符号ABCABB ABASABCBABABAS将用将用“异或异或”门门实现的半加器改为用实现的半加器改为用“与非与非”门门实现实现函数表达式变换形式：函数表达式变换形式：用用“与非与非”门实现半加器逻辑图如图所示：门实现半加器逻辑图如图所示： 全加器是实现全加器是实现例例2：全加器的设计。：全加器

19、的设计。学生自己完成逻辑电路学生自己完成逻辑电路全加器逻辑符号全加器逻辑符号全加器真值表全加器真值表 输入输入 输出输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二进制数一位二进制数一位二进制数一位二进制数低位来的进位低位来的进位相加相加和和高位进位高位进位解：解：iiiiiiiiiiiiiCBACBACBACBASiiiCBAiiBCACABiiiiiiiiiiiiOCBACBACBACBACiiBCACAB请同学自己画逻辑图 1A00

20、1B 1Y CI 1C0 NC 2Y VCC 1C0 1B NC 1A 1C1 1Y GND 74183 1 14 7 8 2C1 2C0 2B 2A (b) 引脚图 (a) 逻辑符号 1C1 2Y 2C1 2A00 2B CI 2C0 CO CO MSI器件中的74183就是具有两个1位全加器的数字集成电路器件。74183的引脚图、逻辑符号如下图所示。 例例3 3：试将试将8421BCD码转换成余码转换成余3BCD码。码。 8421码码 余余3码码 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1

21、0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 （2）卡诺图）卡诺图（1）真值表）真值表 000101101212022BEBBBBEBBBBBBBE（2）卡诺图（3）表达式120233BBBBBE000101101212022120233BEBBBBEBBBBBBBEB

22、BBBBE（4）电路图）电路图（3 3）表达式）表达式8 8421BCD码余3码例例4:4: 试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。 （1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码，四位格雷码为为G3G2G1G0，其对应的真值表如下表所示。，其对应的真值表如下表所示。NOB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01

23、0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根据表列出逻辑函数并根据表列出逻辑函数并简化，得最简输出表达式如简化，得最简输出表达式如下：下： 33B G 23232BBBBG 12121BBBBG 01010BBBBG 解：解： （2）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积个不同的乘积项，组成项，组成4

24、个输出函数，故选用四输入的个输出函数，故选用四输入的74PLA实现，下图是实现，下图是四位自然二进制码转换为四位格雷码转换器四位自然二进制码转换为四位格雷码转换器PLA阵列图。阵列图。7项项 右图仅用了七个乘积项，比右图仅用了七个乘积项，比PROM全译码少用全译码少用9个，个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较逻辑函数较PROM有优越之处。有优越之处。 PLA除了能实现各种组合电路外，还可以在或阵列之后除了能实现各种组合

25、电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出与阵列与阵列或阵列或阵列四个自然二四个自然二进制码输入进制码输入七个乘积项七个乘积项G3=B3 33B G 23232BBBBG 12121BBBBG 01010BBBBGG0=B1B0+B1B0组合电路设计实例组合电路设计实例例例6-2-2 用双输入的与非门实现逻辑表达式用双输入的与非门实现逻辑表达式CAC+B+CF=A解：解： 根据给定的基本逻辑门电路实现简化后的逻辑表达式。本例要求用双输入与非门实现逻辑表达式，可以把逻辑表达式改写为由与非关系组成的表达式：

26、 CACBCACAC+B+CAFF= B C A & & AC BC F & & & & & & AC & BC AC 例例6-2-11 设计一个设计一个4-2优先编码器设计，输入的待编码信号为低优先编码器设计，输入的待编码信号为低 电平有效。电平有效。(1)确定输入输出变量确定输入输出变量根据题意可知根据题意可知,需要需要4个数据输入线，令其编号为个数据输入线，令其编号为K0-K3，K0的优先级最低，的优先级最低，K3的优先级最高，两条数据输出线的优先级最高，两条数据输出线AB（其（其中中A为最低位），输入为地电平有效，

27、输出信号为高电平为最低位），输入为地电平有效，输出信号为高电平有效。设计要求是，当有两个或两个以上输入信号同时为有效。设计要求是，当有两个或两个以上输入信号同时为0时，选择编号最大的时，选择编号最大的0作为输入。作为输入。 根据上述分析可以得到真值表根据上述分析可以得到真值表如图如图6-2-19所示。在真值表中，所示。在真值表中，为了体现优先编码的原则，当为了体现优先编码的原则，当高位输入有效时忽略低位输入，高位输入有效时忽略低位输入，这时的低位信号用这时的低位信号用d表示。同时，表示。同时，当没有输入时输出为当没有输入时输出为00，所以，所以，还需要一位判别有无输入位还需要一位判别有无输入位

28、P。 K3 K2 K1 K0 B A P 1 1 1 1 1 1 1 0 1 1 0 d 1 0 d d 0 d d d 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 图6-2-19 4-2优先编码真值表（2）列出系统真值表列出系统真值表解：解：（3）列写每个输出的逻辑表达式）列写每个输出的逻辑表达式321032323323213321KKKKPKKKKKKKBKKKKKKKAK3 K2 K1 K0 B A P 1 1 1 1 1 1 1 0 1 1 0 d 1 0 d d 0 d d d 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 （4）设计数字电路的设计数字电

29、路的逻辑结构逻辑结构(逻辑电路图逻辑电路图) 对上述得到的逻辑表达式用逻辑门电路实现，就可以得到4-2优先编码的数字电路逻辑结构，如右图所示。 K0 K1 K2 K3 1 A & 1 & B P & 1 第二节第二节 算术逻辑运算及数值比较器模块算术逻辑运算及数值比较器模块一、加法器一、加法器（一）加法器的功能与分类（一）加法器的功能与分类功能：功能：实现实现N位二进制数相加位二进制数相加按实现方法分类按实现方法分类：串行进位加法器：串行进位加法器 超前进位加法器超前进位加法器讲义P299 （1）串行进位加法器）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进

30、位二进制数相加。制数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：CICI0 0=0=0和进位（2）超前进位加法器）超前进位加法器进位位直接由加数、被加数和最低位进位位进位位直接由加数、被加数和最低位进位位CI0形成。形成。直接形成进位四位加法器的逻辑符号四位加法器的逻辑符号 B3 Y3 VCC Y0 A1 B1 Y1 A0 B0 C0 74283 1 14 A3 Y2 A2 B2 (b) 引脚图 C4 GND 8 9 (a) 逻辑符号COCI03P03Q03ABC0YC474LS283逻辑符号N位加法运算、代码转换、减法器、十进制加法。位加法运算、

31、代码转换、减法器、十进制加法。（二）加法器的应用（二）加法器的应用例例1：试用四位加法器实现：试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。解：余解：余3 3码比码比84218421码多码多3 3，因此，因此可用四位二进制加法器实现代可用四位二进制加法器实现代码的转换。码的转换。A A3 3-A-A0 0：84218421码码B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 0P320例例2 某数字电路的逻辑图如图所示，试判断该电路某数字电路的逻辑图如图所示，试判断该电路的逻辑功能。的逻辑功能。 CO CI 0 3 A 0 3 B 0 3 CO

32、 CI 0 3 A 0 3 B 0 3 C Y0 Y1 Y2 Y3 Y5 Y6 Y7 Y4 A3 A2 A1 A0 B3 B2 B1 B0 A7 A6 A5 A4 B7 B6 B5 B4 I II 答：该电路是答：该电路是8位二进制数加法器位二进制数加法器 A1 Y1 Y2 Y3 Y4 C A2 A3 A4 1 7404 B1 B2 B3 B4 A1 Y1 Y2 Y3 Y4 C A2 A3 A4 B1 B2 B3 B4 7404 74157 74283 A1 A2 A3 A4 B1 B2 B3 B4 C0 Y1 Y2 Y3 Y4 C4 74283 A1 A2 A3 A4 B1 B2 B3 B4

33、 C0 Y1 Y2 Y3 Y4 C4 A1 A2 A3 A4 B1 B2 B3 B4 Y1 Y2 Y3 Y4 S S 例例3 某数字电路的逻辑图如图某数字电路的逻辑图如图下下所示，试判所示，试判 断该电路的逻辑功能。断该电路的逻辑功能。 (a) 4位无符号减法器电路位无符号减法器电路 (b) 4位无符号加位无符号加/减法器电路减法器电路 输入输入 A（a3a2a1a0） B (b3b2b1b0)：输出（：输出（FA B）= 1；二、数值比较器二、数值比较器（一）功能：能对两个相同位数的二进制数进行比较的器件。（一）功能：能对两个相同位数的二进制数进行比较的器件。（1）逻辑符号：）逻辑符号： A

34、：四位二进制数输入（：四位二进制数输入（3为高位）为高位）AB、A b、a b、a = b：控制输入端，：控制输入端，高有效。高有效。（2 2）逻辑功能：）逻辑功能：B：四位二进制数输入（：四位二进制数输入（3为高位）为高位）A（a3a2a1a0） B (b3b2b1b0)： （FA B A=B AB FA B (b) 器 件 引 脚 排 列 74LS85 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 AB A=B AB FA=B FAB3 1 0 0 A3B2 1 0 0 A3=B3 A2B1 1 0 0 A3=B3 A2=B2 A1B0 1 0 0 A3=B3 A2=B2

35、 A1=B1 A0B0 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 (c) 功能表 （二）比较器的应用（二）比较器的应用例例1：八位二进制数比较。：八位二进制数比较。 例例2：用比较器构成由：用比较器构成由8421BCD码表示的一位十进制码表示的一位十进制数四舍五入电路。数四舍五入电路。解解: A3A0：8421BCD码码解：解：位扩展位扩展，用两片，用两片4位比较器，位比较器，低位的输出与高位的控制输入连接。低

36、位的输出与高位的控制输入连接。B3B B0 0：0 0100（十进制数（十进制数4）A A B B：输出端用于判别。：输出端用于判别。提问：六位二进制数比较器的实现？提问：六位二进制数比较器的实现？ 见P327F F三、逻辑运算器三、逻辑运算器 C0 P VCC B0 A0 B1 A1 S0 S1 S2 74381 1 20 B3 A3 B2 A2 (b) 引脚图 (a) 逻辑符号 ALU 0 0 3 P 0 3 Q 0 3 F A B S0 F P G GND 10 11 1 S1 2 S2 G CI C0 F0 F1 F3 F2 S2 S1 S0 功能 0 0 0 清零 0 0 1 B减A

37、 0 1 0 A减B 0 1 1 A加B 1 0 0 AB 1 0 1 A+B 1 1 0 AB 1 1 1 预置 (c) 功能表 图5-2-14 4位逻辑运算器74381的逻辑符号、引脚图及功能表 这里这里 和和 是先行进位输出端，是先行进位输出端， =0表示进位输出，表示进位输出， =0表示表示有进位产生。利用这两个信号，可以用相应的组合逻辑电路产有进位产生。利用这两个信号，可以用相应的组合逻辑电路产生快速进位。生快速进位。 PGPG第三节第三节 译码器和编码器译码器和编码器（特定含义：规则、顺序）（特定含义：规则、顺序）二进制代码二进制代码某种信息某种信息译译 码码编编 码码译码器译码器

38、 把二进制代码表示的信息翻译成对应的高电平或低电平信号 在数字系统中将某种信息用二进制代码表示称为编码。换言之，按照约定的编码规则对输入数据进行编码。编码器编码器一、译码器一、译码器（一）二进制译码器（一）二进制译码器二进制译码器输入输出满足：二进制译码器输入输出满足：m=2=2n n 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器如：如：24译码器译码器 38译码器译码器 410译码器译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0

39、 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器译码输入：译码输入：n n位位二进制二进制代码代码译码输出译码输出m m位：位：一位为一位为1 1，其余为，其余为0 0或一位为或一位为0 0，其余为，其余为1 174LS139见P30774LS138 把二进制代码表示把二进制代码表示的信息翻译成对应的高的信息翻译成对应的高电平或低电平信号电平或低电平信号 1 2 B C D /D EC 0 1 2 3 A0 A1 Y0 Y2 Y3 Y1 4 A2 A3 8 4 5 6 Y5 Y6 Y4 7 Y7 8

40、 Y8 9 Y9 VC C Y3 Y2 Y1 Y0 Y4 Y5 Y6 7442 1 16 G N D 8 9 (b) 引 脚 图 A3 A2 A1 A0 Y9 Y8 Y7 (a) 逻 辑 符 号 （二）十进制译码器（二）十进制译码器又称：又称：二二十进制译码器十进制译码器 或：或：410译码器（见讲义译码器（见讲义P307） 输 入 输 出 A1 A0 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1 0

41、0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

42、1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 (c) 功能表 二二-十译码十译码器输入端的后器输入端的后6种种编码组合，有两种编码组合，有两种处理方法：不完全处理方法：不完全译码和完全译码。译码和完全译码。 译码输入，二进制编码译码输入，二进制编码0-7依次对应依次对应8个输出。个输出。38译码器译码器(74LS138) 八个输出端，低电平有效。八个输出端，低电平有效。 译码状态下，相应输出端为；译码状态下，相应输出端为； 禁止译码状态下，输出均为。禁止译码状态下，输出均为。7Y0Y32SS 和S1、使能输入使能输入

43、, 与与逻辑。逻辑。EN = 1（0SS 1S 321 、 EN=0 ，禁止译码，输出均为。，禁止译码，输出均为。) ，译码。，译码。A0 A A2 2输 入 输 出 S1 S2 S3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 d d d d d 1 1 1 1 1 1 1 1 d 1 d d d d 1 1 1 1 1 1 1 1 d d 1 d d d 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0

44、0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 图图5-2-47 3线线-8线变量译码器（线变量译码器（74138）的功能表）的功能表 使能端的两个作用：使能端的两个作用：（1）消除译码器输出尖峰干扰）消除译码器输出尖峰干扰EN端正电平的出现在端正电平的出现在A0-A2稳定之后；稳定之后；EN端正电平的撤除在端正电平的撤除在A0-A2再次改变之前。再次改变之前。 （2）逻辑功能

45、扩展）逻辑功能扩展 例：用例：用38译码器构成译码器构成416译码器。译码器。 避免避免A0-A2在变化过程中引在变化过程中引起输出端产生瞬起输出端产生瞬时负脉冲。时负脉冲。例：用例：用38译码器译码器构成构成416译码器。译码器。X X0 0-X-X3 3：译码输入：译码输入E E：译码控制：译码控制E=0E=0，译码，译码 E=1E=1，禁止译码，禁止译码X3-X0X3-X00111，第一片工作第一片工作X3-X0X3-X0：1000-11111000-1111第二片工作第二片工作000-111000-111 译码输入译码输入0 0 0 0 1 10 0 0

46、0 0 0000-111000-111 译码输入译码输入1 1 0 0 1 10 0 0 0 1 1P324例：例：试用试用 CT74LS138CT74LS138和与非门构成一位全加器。和与非门构成一位全加器。解解: :全加器的最小项表达式应为全加器的最小项表达式应为（三）译码器的应用（三）译码器的应用742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7),4 ,2 ,(1 m Ci+1 = )7 ,6 ,5 , 3( m742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y

47、YmmmmmmmmC（四）数字显示译码器（四）数字显示译码器1.七段数码管七段数码管2.七段显示译码器七段显示译码器共阴极共阴极共阳极共阳极：高电平亮：高电平亮：低电平亮：低电平亮每一段由一个发光二极管组成。每一段由一个发光二极管组成。输入：二输入：二十进制代码十进制代码输出：译码结果，可驱输出：译码结果，可驱动相应的七段数码管显动相应的七段数码管显示正确的数字。示正确的数字。讲义P310七段译码器七段译码器CT7447D、C、B、A：BCD码输入信号。码输入信号。ag：译码输出，低电平有效。：译码输出，低电平有效。（）熄灭信号输入。低电平时，输出（）熄灭信号输入。低电平时，输出ag均为高电平

48、（全灭）；均为高电平（全灭）；（）灭零输出信号。（）灭零输出信号。RBI=0=0时，时，RBO=0=0。LT：试灯信号输入。当：试灯信号输入。当BI= 1（无效）时，（无效）时，LT=0且且不论不论DA状态如何，状态如何，ag七段全亮。七段全亮。RBO/BI熄灭信号输入熄灭信号输入/灭零输出信号灭零输出信号LTRBI：灭零输入信号（不显示，其它数码正常显示）。：灭零输入信号（不显示，其它数码正常显示）。RBI=0=0（=）时，不显示数码）时，不显示数码0。输 入 输 出 功能 LT RBI D C B A BI RBO a b c d e f g 字形 0 1 1 0 0 0 0 1 0 0

49、0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 1 1 1 1 2 1 0 0 1 0 1 0 0 1 0 0 1 0 3 1 0 0 1 1 1 0 0 0 0 1 1 0 4 1 0 1 0 0 1 1 0 0 1 1 0 0 5 1 0 1 0 1 1 0 1 0 0 1 0 0 6 1 0 1 1 0 1 0 1 0 0 0 0 0 7 1 0 1 1 1 1 0 0 0 1 1 1 1 8 1 1 0 0 0 1 0 0 0 0 0 0 0 9 1 1 0 0 1 1 0 0 0 0 1 0 0 10 1 1 0 1 0 1 1 1 1 0 0 1 0 11 1 1 0

50、1 1 1 1 1 0 0 1 1 0 12 1 1 1 0 0 1 1 0 1 1 1 0 0 13 1 1 1 0 1 1 0 0 1 0 1 0 0 14 1 1 1 1 0 1 1 1 1 0 0 0 0 15 1 1 1 1 1 1 1 1 1 1 1 1 1 消隐 0 1 1 1 1 1 1 1 脉冲消隐 1 0 0 0 0 0 0 1 1 1 1 1 1 1 灯测试 0 1 0 0 0 0 0 0 0 (c) 7447 功能表 7448的功能表是输出高电平有效，7447是低电平有效例题例题如右图三位二进制编码器（如右图三位二进制编码器（ 8线线3线编码器）。线编码器）。二、编码器

51、二、编码器优先编码优先编码功能：输入功能：输入m m个代码；个代码； 输出输出n n位位二进制二进制代码（代码（m2m2n n）。）。 优先编码器允许几个输入端优先编码器允许几个输入端同时同时加上信号，电路只对其中加上信号，电路只对其中优优先级别最高的信号进行编码先级别最高的信号进行编码。逻辑功能：任何一个输入端接低电平时，三个输出端有一组逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出。对应的二进制代码输出。（一）二进制编码器（一）二进制编码器 将输入信号编成二进制将输入信号编成二进制代码的电路，代码的电路，任何时刻只允许一个输入端有信号输入。任何时刻只允许一个输入端

52、有信号输入。讲义P3023068线线3线优先编码器线优先编码器CT74LS148编码输出编码输入使能输入使能输出扩展输出7I0I2Y0Y：编码输出端。：编码输出端。SSS：使能输入端；：使能输入端；时，编码，时，编码，时，禁止编码。时，禁止编码。sYS：使能输出端，编码状态下（：使能输出端，编码状态下（=0=0），），若无输入信号，若无输入信号，sY=0=0。EXYS：扩展输出端，编码状态下（：扩展输出端，编码状态下（=0=0），），若有输入信号，若有输入信号，EXY=0=0。管脚定义：管脚定义：输入，低电平有效，优先级别依次为：输入，低电平有效，优先级别依次为0I7I。讲义上用 表示EN讲义

53、上用 EO表示讲义上用 表示SG输 入 输 出 S I7 I6 I3 I4 I3 I2 I1 I0 Y2 Y1 Y0 Ys YEX 1 d d d d d d d d 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 d 1 1 0 1 0 0 1 1 1 1 1 0 d d 1 0 1 1 0 0 1 1 1 1 0 d d d 1 0 0 1 0 0 1 1 1 0 d d d d 0 1 1 1 0 0 1 1 0 d d d d d 0 1 0 1 0 0 1 0 d d

54、d d d d 0 0 1 1 0 0 0 d d d d d d d 0 0 0 1 0 (c) 74LS148功能表 0 1 HPRI/BCD 2 3 4 5 6 8 A B C D 7 9 1 9 VCC 7 6 5 4 8 C B 74147 1 16 2 3 D NCA GND 8 9 (b) 引脚图 (a) 逻辑符号 输 入 输 出 9 8 7 6 5 4 3 2 1 D C B A 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 d 1 1 0 1 1 1 1 1 1 1 0 d d 1 1

55、0 0 1 1 1 1 1 0 d d d 1 0 1 1 1 1 1 1 0 d d d d 1 0 1 0 1 1 1 0 d d d d d 1 0 0 1 1 1 0 d d d d d d 1 0 0 0 1 0 d d d d d d d 0 1 1 1 0 d d d d d d d d 0 1 1 0 (c) 功能表 BCD优先编码器优先编码器CT74LS147 BCD优先编码是指优先编码是指9线线-4线优先编码，使用的编码规则是线优先编码，使用的编码规则是BCD编码规则。编码规则。9个输入正好对应个输入正好对应BCD码的码的0001到到1001，用，用9个输入均个输入均无效表

56、示第无效表示第0个输入，编码为个输入，编码为0000。如果用。如果用BCD码的反码表示输出，码的反码表示输出，则逻辑符号、引脚图和功能表如图则逻辑符号、引脚图和功能表如图5-2-20所示。所示。 （二）编码器的应用（二）编码器的应用（3 3）第一片工作时）第一片工作时, ,编码器输出：编码器输出0111 第二片工作时第二片工作时, ,编码器输出编码器输出: 1000-1111: 1000-1111解：（解：（1 1）编码器输入）编码器输入1616线线, ,用两片用两片8-38-3线编码器，高位为第线编码器，高位为第 一片，低位为第二片。一片，低位为第二片。高位低位

57、（2 2）实现优先编码：高位选通输出与低位控制端连接。）实现优先编码：高位选通输出与低位控制端连接。例：例：用用8-38-3线优先编码器线优先编码器CT74LS148CT74LS148扩展成扩展成1616线线-4-4线编码器。线编码器。P323第四节第四节 数据选择器和数据分配器数据选择器和数据分配器 在多个通道中选择其中的某一路，或多个信息中选择其中的在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。某一个信息传送或加以处理。将传送来的或处理后的信息分配到各通道。将传送来的或处理后的信息分配到各通道。数据选择器数据选择器数据分配器数据分配器多输入多输入一输出一输出

58、选择选择一输入一输入多输出多输出分配分配P313发送端发送端，并，并串串接收端接收端，串，串并并一、数据选择器一、数据选择器（一）分类：二选一、四选一、八选一、十六选一。（一）分类：二选一、四选一、八选一、十六选一。双四选一数据选择器双四选一数据选择器CT74LS153使能端使能端输出端输出端数据数据输入输入公用控公用控制输入制输入讲义313双四选一数据选择器双四选一数据选择器CT74LS153逻辑表达式逻辑表达式逻辑符号输入 使能 选择 输入数据 输出 G A1 A0 D3 D2 D1 D0 Y 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 1 1 0 1

59、0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 1 (c) 功能表 )(013012011010AADAADAADAADGY 八中选一数据选择器八中选一数据选择器CT74LS151八选一需三位地址码八中选一数据选择器八中选一数据选择器CT74LS151YWAAADAAADAAADAAADAAADAAADAAADAAADGY)(01270126012501240123012201210120 输 入 使能 选 择 输出 G A2 A1 A0 Y W 1 0 1 0 0 0 0 D0 D0 0 0 0 1 D1 D1 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0

60、1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7 (c) 功能表 （二）数据选择器的应用（二）数据选择器的应用例：试用最少数量的四选一选择器扩展成八选一选择器。例：试用最少数量的四选一选择器扩展成八选一选择器。解：（解：（1 1）用一片双四选一数据选择器，实现八个输入端。）用一片双四选一数据选择器，实现八个输入端。 （2 2）用使能端形成高位地址，实现三位地址，控制八个输入。）用使能端形成高位地址，实现三位地址，控制八个输入。例：试用四选一数据选择器构成十六选一的选择器。例：试用四选一数据选择器构成十六选一的选择器。第一级分第一级分为四组为四组第二级控制选择第第二级控制选择第一组中的一组。一组中的一组。例例5-2-19 某数字电路的逻辑图如图某数字电路的逻辑图如图5-2-52所示，试判