经济学中规模集成电路学习教案

1、会计学1经济学中规模经济学中规模(gum)集成电路集成电路第一页，共103页。 集成电路由SSI发展到LSI和VLSI，单片的功能大大提高。在SSI往往(wngwng)是器件（如门电路或触发器），在MSI中是逻辑构件的集成（如多路器、加法器等），而在LSI、VLSI中则是一个数字子系统或整个数字系统的集成。双列直插式（DIP)第1页/共103页第二页，共103页。采 用 中 、 大 规 模 集 成 电 路 组 成 数 字 系 统(xtng)具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。第2页/共103页第三页，共103页。加法器一、半加器和全加器0 01 01 00 10 00

2、11 01 1Si CiAi Bi1半加器逻辑表达式： SiAiBi + AiBi Ai Bi Ci AiBi AiBiSiCi逻辑图0 0 1 1 0 1 0 1 01110两个(lin )1位二进制数相加(不考虑低位的进位）000第3页/共103页第四页，共103页。2. 全加器0 01 01 00 11 00 10 11 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Si Ci Ai Bi Ci1两个1位二进制数相加（考虑(kol)低位的进位）0 0 1 1 0 1 0 1 100001111110第4页/共103页第五页，共103页。 CiAi Bi

3、SiCi-1SiAiBiCiFACOCi1CI逻辑图 Si AiBi Ci1 AiBi Ci1 AiBi Ci1 AiBi Ci1 Ai Bi Ci1 Ci AiBi Ci1 AiBi Ci1 AiBi Ci1 AiBi Ci1 AiBi （Ai Bi） Ci1 第5页/共103页第六页，共103页。二、加法器1串行加法器Si Ai Bi Ci1 Ci AiBi （Ai Bi） Ci1 特点 ：1. 进位信号(xnho)逐位由低向高传递； 2. 工作速度较慢。按进位信号(xnho)产生的方法不同分为：串行进位加法器并行（超前）进位加法器 S3A3B3C3FACIFACIFACIC2C1S2S1

4、A2B2A1B1C0S4A4B4C4FACICOCOCOCO第6页/共103页第七页，共103页。如何提高加法器的运算(yn sun)速度? 必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。 第7页/共103页第八页，共103页。 A4、A3、A2、A1 - 二进制被加数；B4、B3、 B2、B1 - 二进制加数；F4、 F3、 F2、 F1 -相加产生(chnshng)的和数；C0 -来自低位的进位输入；FC4 -向高位的进位输出。 2并行(bngxng)加法器

5、(74LS283)第8页/共103页第九页，共103页。设两个(lin )加数A=A4A3A2A1 , B=B4B3B2B1, 其逻辑表达式： S1 A1 B1 C0 C1 A1B1 （A1 B1） C0 S2 A2 B2 C1 C2 A2B2 （A2 B2） C1 S3 A3 B3 C2 C3 A3B3 （A3 B3） C2 S4 A4 B4 C3 C4 A4B4 （A4 B4 ） C3第9页/共103页第十页，共103页。 令 Gi AiBi ， Pi Ai Bi ，则 Ci Gi Pi Ci-1 采用(ciyng)递推公式，进位表达式为： C1 G1 P1C0 C2 G2 P2 C1 G

6、2 P2 G1 P2 P1C0 C3 G3 P3 C2 G2 P3 G2 P2 P1G1 P3P2 P1C0 C4G4 P4 C3 G4 P4 G3 P4 P3 G2 P4 P3 P2G1 P4 P3P2 P1C0 各位和的输出为： Si Pi Ci-1此式表明 ：最低位的进位信号C0可以超前送到 C4、 S4等各位上，从而大大缩短了进位信号的传递(chund)时间。第10页/共103页第十一页，共103页。S4A4B4C4C0FACIFACIFACIFACI超前进位电路S3S2S1A3B3A2B2A1B1超前进位加法器74LS283C2C1C3第11页/共103页第十二页，共103页。S4C

7、4S3S2S1A3A274LS283COCIA1A0B3B2B1B00A B C D8421BCD码0 0 1 1余3码例 将8421 BCD码转换(zhunhun)为余3码。3. 加法器应用(yngyng)第12页/共103页第十三页，共103页。例 用4位二进制并行(bngxng)加法器设计一个4位二进制并行(bngxng)加法/减法器。 解:分析(fnx)：根据问题要求，设减法采用补码运算，并令A = a4a3a2a1 - 为被加数(或被减数)；B = b4b3b2b1 - 为加数(或减数)；S = s4s3s2s1 - 为和数(或差数)；M-为功能选择变量.当M=0时，执行A+B； 当

8、M=1时，执行A-B。 由运算法则可归纳出电路功能(gngnng)为：当M=0时，执行 a4a3a2a1+b4b3b2b1+ 0(A+B) 当M=1时，执行 a4a3a2a1+ 1(A-B)1234bbbb第13页/共103页第十四页，共103页。 可用一片4位二进制并行加法器和4个异或门实现上述逻辑(lu j)功能。 将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加法器的 B4B3B2B1 输入端。并将M同时(tngsh)加到并行加法器的 C0 端。M=0: Ai=ai ,Bi=bi , C0=0实现a4a3a

9、2a1 + b4b3b2b1 + 0 (即A+B)；M=1: Ai=ai,Bi= , C0=1，实现 a4a3a2a1+ 1（即A-B）。ib1234bbbb第14页/共103页第十五页，共103页。实现(shxin)给定功能的逻辑电路图如下： 第15页/共103页第十六页，共103页。图译码器电路(dinl)示意图如图是两位二进制代码译码后各组代码分别(fnbi)选中一个数码管的电路。X1 .Xn Y1 YmX/Y图 译码器框图代码输入信息输出n2n 推广到一般情况，译码器是一个 n 输入端 m 输出的网络，n 个输入组成一组代码（最多有2n组）。而 m 个输出各代表这些(zhxi)代码所对

10、应的信息。1. 译码器译码器是对一组代码给出识别信息的电路。2位二进制码译码显示电路3012201301017. 1.2 译码器和编码器第16页/共103页第十七页，共103页。2线4线译码器逻辑(lu j)图、功能表、逻辑(lu j)符号0A1Y0A0123Y1Y2Y3G G A1 A0 Y0 Y1 Y2 Y31 0 0 0 00 0 0 1 0 0 00 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 2-4译码器A0A1Y0Y1Y2Y3Y0 =A1 A0=m0Y1 =A1 A0=m1Y2 =A1 A0=m2Y3 =A1 A0=m3第17页/共103页第十八

11、页，共103页。2:4线译码器74LS139 的逻辑图0A1Y0A012Y1Y2Y3G3 G A1 A0 Y0 Y1 Y2 Y31 1 1 1 10 0 0 0 1 1 10 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 功能表第18页/共103页第十九页，共103页。 A2、A1、A0 - 输入(shr)端； - 输出端； - 使能端。 70Y Y321S、S 、S第19页/共103页第二十页，共103页。74138译码器真值表0 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1

12、 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 d d d d d 1 d d d 输 出 输 入 S1 A2 A1 A0 32SS 0Y1Y2Y3Y4Y5Y6Y7Y 可见，当 时，无论(wln)A2、A1和A0取何值，输出 中有且仅有一个为0(低电平有效)，其余都是1。 0Y7Y0SS , 1S321

13、第20页/共103页第二十一页，共103页。Y1Y2Y3Y4Y5Y6Y7Y0A1A0A2G1G2AG2B 图 38译码器电路图A0Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BABC逻辑符号A1A2第21页/共103页第二十二页，共103页。 用译码器74LS138实现如下逻辑(lu j)函数 解：将此式写成最小项表达式，可得逻辑(lu j)函数发生器 译码器应用(yngyng)F=Y1 Y2 Y3 Y4 Y5A0Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BZYX使能输入A1A2)5 , 4 , 3 , 2 , 1 (),(ZYXFZYXZ YXYZXZYX ZYXZ)Y,F(X,第22

14、页/共103页第二十三页，共103页。而当地址码为1111时，第15条输出(shch)线上Y14为高电平，其余线上为低电平。0 001 012 0214 0E15 0F地址 存储器地址译码器A0A2A3A1ENY0Y2Y1Y14Y152 020100 译码器应用(yngyng)在计算机中用作地址(dzh)译码器MEM当地址码为0010时，第3条输出线Y2上为高电平，其余线为低电平；存储器地址译码器15 0F1111第23页/共103页第二十四页，共103页。0 1 2 3键盘编码01代码输出图 键盘编码示意图 编码器就是对某个信号(xnho)指定一组代码2 编码器 对所要处理的信息或对象赋于二

15、进制代码(di m)的过程 按键(n jin) 编码 0 0 0 1 0 1 2 1 0 3 1 1 第24页/共103页第二十五页，共103页。 多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。 此外(cwi)，还可完成数据的并串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。多路选择器和多路分配器第25页/共103页第二十六页，共103页。S1S0 输出0 0 通道00 1 通道11 0 通道21 1 通道3通道 0通道1通道 2通道 3总线数据输出2位控制码 S1S0四路(s l)数据开关示意

16、图第26页/共103页第二十七页，共103页。D1YD0S001二选一多路选择器S00 , 门0打开， 门1封锁(fn su)， D0 通过，Y= D0S01 , 门1打开， 门0封锁(fn su)， D1 通过，Y= D1两路数据信号：D0、 D1控制(kngzh)信号： S0第27页/共103页第二十八页，共103页。0D0S1 S0YD1D2D3123单元控制S1 S0（选路信号）S1 S000 , D0 通过(tnggu)，Y= D0 S1 S001 , D1 通过(tnggu)， Y= D1S1 S010 , D2 通过(tnggu)，Y= D2 S1 S011 , D3 通过，Y=

17、 D3四选一多路选择器4路数据信号：D0、 D1、 D2、 D3第28页/共103页第二十九页，共103页。0 D0 D1 D2 D3 D0 D1 D2 D3 0 00 11 01 1YD0 D1 D2 D3S1 S0输出(shch)数 据 输 入选 择 输 入四选一MUX功能表Y D0S1S0 D1S1S0 D2S1S0 D3S1S0 ( i=0,1,2,3 ) i30iimD第29页/共103页第三十页，共103页。2典型(dinxng)芯片 常见(chn jin)的MSI多路选择器有4路选择器、8路选择器和16路选择器。 四路(s l)数据选择器74153 图(a)、(b)是型号为741

18、53的双4路选择器的管脚排列图和逻辑符号。该芯片中有两个4路选择器。其中，D0D3为数据输入端；A1、A0为选择控制端；Y为输出端；G为使能端。 第30页/共103页第三十一页，共103页。例 用多路选择器实现以下(yxi)逻辑函数的功能： F(A,B,C)=m(2,3,5,6) 解 由于给定函数为一个三变量函数故可采用8路数据选择器实现其功能，假定采用8路数据选择器74152实现。方案：将变量A、B、C依次(yc)作为8路数据选择器的选择变量，令8路数据选择器的 D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。第31页/共103页第三十二页，共103页。用8路选择器实现给定(i

19、 dn)函数的逻辑电路图，如下图所示。 上述(shngsh)方案给出了用具有n个选择控制变量的多路选择器实现n个变量函数的一般方法。 第32页/共103页第三十三页，共103页。例 假定采用(ciyng)4路数据选择器实现逻辑函数 F(A,B,C)=m(2,3,5,6) 解 首先从函数的3个变量中任选2个作为选择控制(kngzh)变量，然后再确定选择器的数据输入。 假定选A、B与选择控制(kngzh)端A1、A0相连，则可将函数F的表达式表示成如下形式： CABCBABCACBA)C,B,A(FCABCBA)CC(BA0BACABCBA1BA0BA第33页/共103页第三十四页，共103页。

20、显然，要使4路选择器的输出W与函数F相等，只需 、 、 、 。据此，可作出用4路选择器74153实现给定函数功能(gngnng)的逻辑电路图。0D01D1CD2CD3 据此，可作出实现给定函数(hnsh)功能的逻辑电路如下图所示。第34页/共103页第三十五页，共103页。终端 0终端 1终端 2终端 3数据总线2位控制码 S1S0这是一种单路输入(shr)、多路输出的逻辑构件。数据分配器将一个数据分送到各个终端，并用控制(kngzh)码控制(kngzh)与这些终端的通断。 S1 S0 0 0 终端(zhn dun)0 0 1 终端(zhn dun)1 1 0 终端(zhn dun)2 1 1

21、 终端(zhn dun)3数据分配器第35页/共103页第三十六页，共103页。f0=Dm0当mi=1时，fi=D数据(shj)分配器逻辑原理图0DS1f0S0123f1f2f3f1=Dm1f2=Dm2f3=Dm3第36页/共103页第三十七页，共103页。例 利用数据选择器和数据分配器设计实现(shxin) 8 路数据传输的逻辑电路。D1S2 S1 S0f 0f 1f 2f 3f 4f 5f 6f 7数 据 分 配 器S2 S1 S0数 据 选 择 器DD2D3D4D5D6D7YABCD0第37页/共103页第三十八页，共103页。终端 0终端 1终端 2终端 3数据输入2位控制码 S1S0

22、2位控制码 S1S0通道 0通道1通道 2通道 3 总线数据输出数据(shj)选择器数据(shj)分配器第38页/共103页第三十九页，共103页。DATA BUSRRRRTTTT数据(shj)选择器数据(shj)分配器数据经总线发送(f sn)接受示意图ENTR第39页/共103页第四十页，共103页。例：利用(lyng)DMUX和MUX设计一个实现8路数据传输的逻辑电路。解：使用一个8选1的MUX ，再用一个1：8线的DMUX，并将它们的地址输入端A2A1A0连在一起，使A2A1A0上的控制信号依次由000-001-010-011-100-101-110-111定时(dn sh)变化，则可

23、以分时实现8路数据传输。 第40页/共103页第四十一页，共103页。例：分析下图所示用8路数据(shj)选择器构成的逻辑电路，写出逻辑表达式。 第41页/共103页第四十二页，共103页。例：某机床共有4个电气开关（断为0，通为1），每一开关控制一个机器动作，生产某零件需8道工序，每道工序的开关通断列表如下，要求设计(shj)开关K2的组合电路，写出K3的方程，并用一块3-8线译码器（74LS138）及适当门电路实现。工序开 关 K3 K2 K1 K0 0 1 2 3 4 5 6 70 0 1 11 0 0 00 1 1 00 1 0 11 0 1 01 1 0 01 0 1 10 1 0

24、0第42页/共103页第四十三页，共103页。例：用一片74LS151八路选择器设计(shj)成一个三人的多数表决器，写出解题步骤并画出电路图。 第43页/共103页第四十四页，共103页。计数器 1什么(shn me)是计数器？就常用的集成电路计数产品而言，可以对其定义如下：计数器：是一种对输入脉冲进行(jnxng)计数的时序逻辑电路，被计数的脉冲信号称作“计数脉冲”。 数字(shz)系统中最典型的时序逻辑电路是计数器和寄存器。 广义地说，计数器是一种能在输入信号作用下依次通过预定状态的时序逻辑电路。第44页/共103页第四十五页，共103页。2计数器的种类(zhngli) 计数器的种类很多

25、，通常有不同的分类方法。(1)按其工作方式可分为同步计数器和异步计数器； (2)按其进位制可分为二进制计数器、十进制计数器和任意(rny)进制计数器； (3)按其功能又可分为加法计数器、减法计数器和加/减可逆计数器等。 3功能(gngnng) 一般具有计数、保存、清除、预置等功能(gngnng)。计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所包含的状态总数称为计数器的“模”。 第45页/共103页第四十六页，共103页。CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1

26、且CPTCPP=0时，计数器状态保持不变。第46页/共103页第四十七页，共103页。D1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS191 1 2 3 4 5 6 7 8VCC D0 CP RC CO/BO LD D2 D3 D0 D1 D2 D3 CT U/D CP U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级

27、间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。第47页/共103页第四十八页，共103页。1、用同步清零(qn ln)端或置数端归零构成N进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步(tngb)清零端或置数控制端信号的逻辑表达式。（3）画连线图。 利用集成计数器的清零端和置数端实现(shxin)归零，从而构成按自然态序进行计数的N进制计数器的方法。第48页/共103页第四十九页，共103页。（1）写出状态SN的二进制代码。（2）求归零逻辑，即求异步清零(qn ln)端或 置数控制端信号的逻辑表达式。（3

28、）画连线图。第49页/共103页第五十页，共103页。用74LS163来构成(guchng)一个十二进制计数器。nnnNNQQQPPPPLDCR013111111,SN-1S12-1S111011（2）求归零逻辑(lu j)。（1）写出状态(zhungti)SN-1的二进制代码。第50页/共103页第五十一页，共103页。 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(a) 用同步清零端CR归零 74LS163D0D3可随意(su y)处理D0D3必须(bx)都接0 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT

29、 CTP CP&11(b) 用同步置数端LD 归零 74LS163第51页/共103页第五十二页，共103页。用74LS191来构成(guchng)一个十二进制计数器。（3）画连线(lin xin)图。nnNNQQPPPPLDCTCR23112,/SNS121100（2）求归零逻辑(lu j)。D0D3可随意处理D0D3必须都接0（1）写出状态SN的二进制代码。第52页/共103页第五十三页，共103页。用74LS163来构成(guchng)一个十二进制计数器。nnQQCR23SNS121100D0D3可随意(su y)处理D0D3必须(bx)都接0用异步清零端CR归零用同步置数端LD

30、归零SN-1S111011nnnQQQLD013第53页/共103页第五十四页，共103页。0059Q3Q2Q0Q1COCTTCTPLDCRD3D2D1D0CP1174LS161 (1)CPQ3Q2Q0Q1COCTTCTPLDCRD3D2D1D0CP74LS161 (2)Q3Q2Q0Q1QQQQ7645111&11也可以(ky)考虑用同步级联，但是CO端都没有输出第54页/共103页第五十五页，共103页。 同步计数器有进位或借位(ji wi)输出端，可以选择合适的进位或借位(ji wi)输出信号来驱动下一级计数器计数。 同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式

31、，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。 另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。第55页/共103页第五十六页，共103页。 计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在(w su b zi)，是任何现代数字系统中不可缺少的组成部分。 计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用

32、清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。第56页/共103页第五十七页，共103页。寄存器：数字(shz)系统中用来存放数据或运算结果的一种常用逻辑部件。 中规模集成电路寄存器的种类很多，例如，74194型是一种常用(chn yn)的4位双向移位寄存器。 一、典型(dinxng)芯片 功能：中规模集成电路寄存器除了具有接收数据、保存数据和传送数据等基本功能外，通常还具有左、右移位，串、并输入，串、并输出以及预置、清零等多种功能，属于多功能寄存器。第57页/共103页第五十八页，共103页。 174194的管脚排列图和逻辑(lu j)符号 74194共有(n yu)10个输入，

33、4个输出。 第58页/共103页第五十九页，共103页。2 引 脚 功 能(gngnng) 第59页/共103页第六十页，共103页。3功能表 从功能表可知，双向移位寄存器在S1S0和 的控制下可完成数据的并行输入（ S1S0 =11）、右移串行输入（ S1S0 =01），左移串行输入（ S1S0 =10）、保持（ S1S0 =00）和清除（ =0）等五种功能。 CLR输 入输 出 CPS1 S0DR DLD C B AQD QC QB QA0 d1 01 1 1 1 1 1 d dd d1 10 10 11 01 00 0d dd dd d1 d0 dd 1d 0d dd d d dd d

34、d dx0 x1 x2 x3d d d dd d d dd d d dd d d dd d d d0 0 0 0QDn QCn QBn QAnx0 x1 x2 x31 QDn QCn QBn 0 QDn QCn QBn QCn QBn QAn 1QDn QCn QBn 0QDn QCn QBn QAn第60页/共103页第六十一页，共103页。第61页/共103页第六十二页，共103页。1、环形(hun xn)计数器Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3nnQD10即将

35、(jjing)FFn-1的输出Qn-1接到FF0的输入端D0。根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。第62页/共103页第六十三页，共103页。Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3nnQD10即将FFn-1的输出Qn-1接到FF0的输入端D0。0100101011010110 无效循环 10010010010110

36、110000100011001110 有效循环 0001001101111111排列顺序： nnnnQQQQ3210第63页/共103页第六十四页，共103页。FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3000010001100111011011010010010010010 有效(yuxio)循环 000100110111111110110110(b) 状态图&nnnnQQQQ32100101第64页/共103页第六十五页，共103页。 对移存计数器，其模值 M 和移存器位数 k 的关系

37、(gun x)一定能满足2k-1 M 2k 。 对长度为 M 的序列信号发生器，所需的移存器位数大于上式所决定的 k 值，否则就得不到所需要的序列信号。 序列信号发生器可由移位(y wi)寄存器和反馈逻辑电路构成。其结构框图如下图所示。移位寄存器反馈逻辑电路移位脉冲F第65页/共103页第六十六页，共103页。 画出逻辑图。 由给定序列(xli)信号确定循环长度M，并求出所需的最少移存器位数k值，即2k-1M2k。 验证k值是否足够大。方法：对给定序列取M组k位码，每组移一位。若M组信号中没有出现重复的信号，则k值已足够大。否则(fuz)令k=k+1，再重复进行，直到确定k值足够大。 将M组k

38、位信号依次排列，构成状态转移表，求反馈函数D。第66页/共103页第六十七页，共103页。例：设计一个10100序列(xli)信号发生器因为(yn wi)M=5；所以K3。验证K值是否(sh fu)足够大。Q2Q1Q0D010100100100100100101Q3Q2Q1Q0D01010001001100100010101010反馈信号D0的表达式为：03012301230QQQQQQQQQQD第67页/共103页第六十八页，共103页。 寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。 寄存器分为基本寄存器和

39、移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。 寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成(guchng)移位寄存器型计数器和顺序脉冲发生器等电路。第68页/共103页第六十九页，共103页。第69页/共103页第七十页，共103页。第70页/共103页第七十一页，共103页。& R1 C2 R2C1uof(a) 石英晶体多谐振荡器(b) 石英晶体阻抗频率特性

40、0Xf0电容性电感性 电阻R1、R2的作用是保证两个反相器在静态时都能工作在线性放大区。对TTL反相器，常取R1R2R0.7 k2k，而对于CMOS门，则常取R1R2R10k100k；C1C2C是耦合电容，它们的容抗在石英晶体(jngt)谐振频率f0时可以忽略不计；石英晶体(jngt)构成选频环节。振荡频率(pnl)等于石英晶体的谐振频率(pnl)f0。第71页/共103页第七十二页，共103页。1、555定时器1&COTHTR+VCCuOD5k5k5kC1C2G1G2G3T+2658437RQQ电压(diny)控制端复位端电平有效放电端4.516V第72页/共103页第七十三页，共1

41、03页。1&COTHTR+VCCuOD5k5k5kC1C2G1G2G3T+2658437RQQ001R=0时，Q=1，uo=0，T导通。第73页/共103页第七十四页，共103页。1&COTHTR+VCCuOD5k5k5kC1C2G1G2G3T+2658437RQQR=0时，Q=1，uo=0，T饱和导通。R=1、UTH2VCC/3、UTRVCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。2VCC/3VCC/300011第74页/共103页第七十五页，共103页。1&COTHTR+VCCuOD5k5k5kC1C2G1G2G3T+2658437RQQR

42、=0时，Q=1，uo=0，T饱和导通。R=1、UTH2VCC/3、UTRVCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。2VCC/3VCC/310011R=1、UTH2VCC/3、UTRVCC/3时，C1=1、C2=1，Q、Q不变，uo不变，T状态不变。110第75页/共103页第七十六页，共103页。1&COTHTR+VCCuOD5k5k5kC1C2G1G2G3T+2658437RQQR=0时，Q=1，uo=0，T饱和导通。R=1、UTH2VCC/3、UTRVCC/3时，C1=0、C2=1，Q=1、Q=0，uo=0，T饱和导通。2VCC/3VCC/311100

43、R=1、UTH2VCC/3、UTRVCC/3时，C1=1、C2=1，Q、Q不变，uo不变，T状态不变。R=1、UTH2VCC/3、UTRVCC/3时，C1=1、C2=0，Q=0、Q=1，uo=1，T截止。第76页/共103页第七十七页，共103页。CR1uc8 47 3 6 5552 5 10.01FuoVCCR2ucuotttP1tP20VCC/32VCC/30(a) 电路(b) 工作波形接通VCC后，VCC经R1和R2对C充电。当uc上升到2VCC/3时，uo=0，T导通，C通过R2和T放电，uc下降(xijing)。当uc下降(xijing)到VCC/3时，uo又由0变为1，T截止，VC

44、C又经R1和R2对C充电。如此重复上述过程，在输出端uo产生了连续的矩形脉冲。第77页/共103页第七十八页，共103页。CR1uc8 47 3 6 5552 5 10.01FuoVCCR2ucuotttP1tP20VCC/32VCC/30(a) 电路(b) 工作波形第一个暂稳态的脉冲宽度 tp1，即 uc从 VCC/3充电上升到 2VCC/3所需的时间：tp10.7(R1+R2)C第二个暂稳态的脉冲宽度tp2，即uc从2VCC/3放电下降到VCC/3所需的时间：tp20.7R2C振荡周期：Ttp1tp20.7(R12R2)C第78页/共103页第七十九页，共103页。多谐振荡器是一种自激振荡

45、电路，不需要外加输入(shr)信号，就可以自动地产生出矩形脉冲。多谐振荡器可以由门电路构成，也可以由555定时器构成。由门电路构成的多谐振荡器和基本RS触发器在结构上极为相似(xin s)，只是用于反馈的耦合网络不同。RS触发器具有两个稳态，多谐振荡器没有稳态，所以又称为无稳电路。在多谐振荡器中，由一个暂稳态过渡到另一个暂稳态，其“触发”信号是由电路内部电容充（放）电提供的，因此无需外加触发脉冲。多谐振荡器的振荡周期与电路的阻容元件有关。555定时器是一种应用广泛、使用灵活的集成器件(qjin)，多用于脉冲产生、整形及定时等。第79页/共103页第八十页，共103页。第80页/共103页第八十

46、一页，共103页。单稳态触发器在数字电路中一般用于定时（产生一定宽度的矩形波）、整形（把不规则的波形转换成宽度、幅度都相等的波形）以及延时（把输入信号延迟一定时间后输出）等。单稳态触发器具有下列(xili)特点：（1）电路有一个稳态和一个暂稳态。（2）在外来触发脉冲作用下，电路由稳态翻转到暂稳态。（3）暂稳态是一个不能长久(chngji)保持的状态，经过一段时间后，电路会自动返回到稳态。暂稳态的持续时间与触发脉冲无关，仅决定于电路本身的参数。第81页/共103页第八十二页，共103页。CRui8 47 3 6 5552 5 10.01 FuoVCCuiuotttP00(a) 电 路(b) 工

47、作 波 形uct02VCC/3输出脉冲宽度 tp。 tp1.1RC第82页/共103页第八十三页，共103页。CRui8 47 3 6 5552 5 10.01FuoVCCuiuotttP00uct02VCC/3接通VCC后瞬间，VCC通过R对C充电，当uc上升到2VCC/3时，比较器C1输出为0，将触发器置0，uo0。这时Q=1，放电管T导通，C通过T放电，电路进入稳态。ui到来时，因为uiVCC/3，使C20，触发器置1，uo又由0变为1，电路进入暂稳态。由于此时Q=0，放电管T截止，VCC经R对C充电。虽然此时触发脉冲已消失(xiosh)，比较器C2的输出变为1，但充电继续进行，直到uc

48、上升到2VCC/3时，比较器C1输出为0，将触发器置0，电路输出uo0，T导通，C放电，电路恢复到稳定状态。第83页/共103页第八十四页，共103页。uo&uiuAuo(a) 电路示意图(b) 波形图单稳态触发器uououiuAtpuiuotp第84页/共103页第八十五页，共103页。集成(j chn)D/A转换器 数字系统只能处理数字信号。但在工业过程控制、智能化仪器仪表和数字通信等领域，数字系统处理的对象往往是模拟信号。 例如，在生产过程控制中对温度、压力(yl)、流量等物理量进行控制时，经过传感器获取的电信号都是模拟信号。这些模拟信号必须变换成数字信号才能由数字系统加工、运算

49、。 另一方面，数字系统输出的数字信号，有时又必须变换成模拟信号才能去控制执行机构。因此，在实际应用中，必须解决模拟信号与数字信号之间的转换问题。 第85页/共103页第八十六页，共103页。D/A转换器：把数字信号转换成模拟信号的器件称为(chn wi)数/模转换器，简称D/A转换器或DAC(Digital to Analog Converter)； A/D转换器：把模拟信号转换成数字信号的器件(qjin)称为模/数转换器，简称A/D转换器或ADC(Analog to Digital Converter)。 为了解决模拟信号与数字信号之间的转换问题，提供了如下两类器件：第86页/共103页第八

50、十七页，共103页。第87页/共103页第八十八页，共103页。图(a)给出了一个4位D/A转换器的示意(shy)框图，其转换特性曲线如图(b)所示。 mLSBA151AmnLSBA121A图中，设输出模拟量的满刻度值为Am ，则当数字量为 0001，电路(dinl)输出最小模拟量 。推广到一般情况，n位输入的D/A转换器所能转换输出的最小模拟量 。 第88页/共103页第八十九页，共103页。 2主要参数 衡量D/A转换器性能的主要参数有分辨率、非线性度、绝对精度和建立(jinl)时间。 (1) 分辨率 由于分辨率决定于数字(shz)量的位数，所以有时也用输入数字(shz)量的位数表示，如分

51、辨率为8位、10位等。 分辨率是指最小模拟量输出与最大模拟量输出之比。对于一个n位D/A转换器，其分辨率为 分辨率 =121) 12/(nmnmmLSBAAAA第89页/共103页第九十页，共103页。 (2) 非线性误差(wch) 具有理想转换特性的D/A转换器，每两个相邻数字量对应的模拟量之差都为 ALSB 。在满刻度范围内偏离理想转换特性的最大值，称为(chn wi)非线性误差。 (3) 绝对(judu)精度 绝对精度是指在输入端加对应满刻度数字量时，输出的实际值与理想值之差 。一般该值应低于 。 LSBA21 建立时间是指从送入数字信号起，到输出模拟量达到稳定值止所需要的时间。它反映了

52、电路的转换速度。 (4) 建立时间 第90页/共103页第九十一页，共103页。 1按网络结构分类(fn li) 根据电阻网络结构的不同(b tn)，D/A转换器可分成权电阻网络D/A转换器、R-2R正梯形电阻网络D/A转换器和R-2R倒梯形电阻网络D/A转换器等几类。 2按电子(dinz)开关分类 根据电子开关的不同,可分成CMOS电子开关D/A转换器和双极型电子开关D/A转换器。双极型电子开关比CMOS电子开关的开关速度高。 二、D/A转换器的类型 目前，集成D/A转换器有很多类型和不同的分类方法。从电路结构来看，各类集成D/A转换器至少都包括电阻网络和电子开关两个基本组成部分。 第91页

53、/共103页第九十二页，共103页。 3按输出(shch)模拟信号的类型分类 根据输出模拟信号的类型(lixng)，D/A转换器可分为电流型和电压型两种。常用的D/A转换器大部分是电流型，当需要将模拟电流转换成模拟电压时，通常在输出端外加运算放大器。 随着集成电路技术的发展,D/A转换器在电路结构、性能等方面都有很大变化。从只能实现数字量到模拟电流转换的D/A转换器,发展到能与微处理器完全兼容(jin rn)、具有输入数据锁存功能的D/A转换器,进一步又出现了带有参考电压源和输出放大器的D/A转换器，大大提高了D/A转换器综合性能。 第92页/共103页第九十三页，共103页。三、典型芯片(x

54、n pin)-集成D/A转换器DAC0832 DAC0832是用CMOS工艺制作的8位D/A转换器,采用(ciyng)20引脚双列直插式封装。 1主要(zhyo)性能 分辨率：8位 ； 转换时间：1s ； 缓冲能力：双缓冲 ； 输出信号类型：电流型 。常用的D/A转换器有8位、10位、12位、16位等种类，每种又有不同的型号。 第93页/共103页第九十四页，共103页。 2结构框图(kungt)和管脚排列图 DAC0832的内部结构框图和管脚排列(pili)图分别如图(a)、图(b)所示。 第94页/共103页第九十五页，共103页。集成(j chn)A/D转换器 通常，A/D转换的过程包括采样、保持(boch)和量化、编码两大步骤。 采样(ci yn)：是指周