第9章 现代CMOS工艺基本流程

1、1第九章 工艺集成艺基本流程知识回顾2n半导体衬底半导体衬底n掺杂掺杂n氧化氧化n光刻技术光刻技术n刻蚀技术刻蚀技术n薄膜技术薄膜技术工艺集成3集成电路的工艺集成：集成电路的工艺集成： 运用各类单项工艺技术（外延、氧化、气相沉积、光运用各类单项工艺技术（外延、氧化、气相沉积、光刻、扩散、离子注入、刻蚀以及金属化等工艺）形成电路刻、扩散、离子注入、刻蚀以及金属化等工艺）形成电路结构的制造过程。结构的制造过程。 薄膜形成薄膜形成光刻光刻掺杂、刻蚀掺杂、刻蚀工艺集成4 形成薄膜：化学反应，形成薄膜：化学反应，PVDPVD，CVDCVD，旋涂，电镀；，旋涂，电镀； 光刻：实现图形的过渡转移；光刻：实现

2、图形的过渡转移； 改变薄膜：注入，扩散，退火；改变薄膜：注入，扩散，退火； 刻蚀：最后图形的转移；刻蚀：最后图形的转移；器件的制备：器件的制备：各种工艺的集成各种工艺的集成 MOSMOS，CMOSCMOS，工艺目的：工艺目的：工艺的选择5工艺条件：工艺条件：温度温度, , 压强压强, , 时间时间, , 功率功率, , 剂量剂量, ,气体流量气体流量, , 工艺参数：工艺参数：厚度厚度, , 介电常数介电常数, , 应力应力, , 浓度浓度, , 速度速度,器件参数器件参数：阈值电压阈值电压, , 击穿电压击穿电压, , 漏电流漏电流, , 增益增益,一、集成电路中器件的隔离6 由于MOSFE

3、T的源、漏与衬底的导电类型不同， 所以本身就是被PN结所隔离，即自隔离(self-isolated)； MOSFETMOSFET晶体管是自隔离，可有较高的密度， 但邻近的器件会有寄生效应； LOCOS 隔离7希望场区的V VT T大,保证寄生MOSFETMOSFET的电流小于1pA1pA；增加场区V VT T 的方法: 场氧化层增厚:栅氧化层的7-107-10倍； 增加场氧化区下面掺杂浓度(Channel-Stop ImplantChannel-Stop Implant， 沟道阻断注入)； LOCOS隔离工艺8氮化硅氮化硅P型型衬底衬底p+p+P型型衬底衬底氮化硅氮化硅p+p+SiO2LOCO

4、S隔离工艺9Birds Beak10二、金属化与多层互连 金属及金属性材料在集成电路技术中的应用被称为金属化。金属及金属性材料在集成电路技术中的应用被称为金属化。 按其在集成电路中的功能划分，按其在集成电路中的功能划分，金属材料可分为三大类：金属材料可分为三大类： MOSFET栅电极材料：栅电极材料：早期早期nMOS集成电路工艺中使用较多的集成电路工艺中使用较多的是是铝栅铝栅，目前，目前CMOS集成电路工艺技术中最常用的是集成电路工艺技术中最常用的是多晶硅栅多晶硅栅。 互连材料：互连材料：将芯片内的各独立元器件连接成具有一定功能的电路将芯片内的各独立元器件连接成具有一定功能的电路模块。模块。铝

5、铝是广泛使用的互连金属材料，目前在是广泛使用的互连金属材料，目前在ULSI中，中，铜铜互连金属互连金属材料得到了越来越广泛的运用。材料得到了越来越广泛的运用。11 接触材料：接触材料：直接与半导体接触，并提供与外部相连的连接点。直接与半导体接触，并提供与外部相连的连接点。铝铝是一种常用的接触材料，但目前应用较广泛的接触材料是是一种常用的接触材料，但目前应用较广泛的接触材料是硅化物硅化物，如如铂硅铂硅(PtSi)和钴硅和钴硅(CoSi2)等。等。 集成电路中使用的金属材料，除了常用的金属如集成电路中使用的金属材料，除了常用的金属如Al，Cu，Pt，W等以外，还包括等以外，还包括重掺杂多晶硅、金属

6、硅化物、金属合金重掺杂多晶硅、金属硅化物、金属合金等金属性等金属性材料。材料。2.1、集成电路对金属化材料特性的要求12 与与n+，p+硅或多晶硅能够硅或多晶硅能够形成欧姆接触形成欧姆接触，接触电阻小；，接触电阻小； 长时期在较高电流密度负荷下，长时期在较高电流密度负荷下，抗电迁移抗电迁移性能要好；性能要好； 与绝缘体（如与绝缘体（如SiO2）有良好的）有良好的附着性附着性； 耐腐蚀耐腐蚀； 易于淀积和刻蚀易于淀积和刻蚀； 易于键合易于键合，而且键合点能经受长期工作；，而且键合点能经受长期工作； 多层互连要求多层互连要求层与层之间绝缘性好层与层之间绝缘性好，不互相渗透和扩散。，不互相渗透和扩散

7、。 13 1.1 铝是一种经常被采用的金属互连材料，主要优点是铝是一种经常被采用的金属互连材料，主要优点是: 在室温下的电阻率仅为在室温下的电阻率仅为2.7cm； 与与n+、p+硅或多晶硅的欧姆接触电阻可低至硅或多晶硅的欧姆接触电阻可低至10-6/cm2； 与硅和磷硅玻璃的附着性很好；与硅和磷硅玻璃的附着性很好； 经过短时间热处理后，与经过短时间热处理后，与SiO2、Si3N4等绝缘层的黏附性很好；等绝缘层的黏附性很好； 易于淀积和刻蚀。易于淀积和刻蚀。金属铝膜的制备方法 铝应用于集成电路中的互连引线，主要是采用铝应用于集成电路中的互连引线，主要是采用溅射方法制备溅射方法制备，淀积速，淀积速率

8、快、厚度均匀、台阶覆盖能力强。率快、厚度均匀、台阶覆盖能力强。 2.1 .1 铝铝Al/Si接触中的几个物理现象接触中的几个物理现象 (1) Si在在Al中的扩散中的扩散 Si在在Al中的溶解度比较高，中的溶解度比较高，在在Al与与Si接触处，接触处，在退火过程中，在退火过程中，会有会有大量大量的的Si原子溶到原子溶到Al中中。溶解溶解量量不仅与退火温度下的溶解度不仅与退火温度下的溶解度有关有关，还与还与Si在在Al中的扩散情况有关。中的扩散情况有关。 在在400-500退火温度范围内，退火温度范围内，Si在在Al薄膜中的扩散系数比在晶薄膜中的扩散系数比在晶体体Al中大中大40倍。这是因为倍。

9、这是因为Al薄膜通常为多晶，杂质在晶界的扩散薄膜通常为多晶，杂质在晶界的扩散系数远大于在晶粒内的扩散系数。系数远大于在晶粒内的扩散系数。 (2) Al与与SiO2的反应的反应Al与与SiO2反应对于反应对于Al在集成电路中的应用十分重要：在集成电路中的应用十分重要：Al与与Si接触时，可以接触时，可以“吃吃”掉掉Si表面的自然氧化层，使表面的自然氧化层，使Al/Si的欧姆接触电阻降低；的欧姆接触电阻降低；Al与与SiO2的作用改善了集成电路中的作用改善了集成电路中Al引线与下面引线与下面SiO2的黏的黏附性。附性。3222343OAlSiAlSiOAl/Si接触中的尖楔现象接触中的尖楔现象宽度

10、为w，厚度为d的铝引线，与硅接触的接触孔面积为A，如图所示。尖楔现象：尖楔现象：由于硅在铝中的溶解度较大，在由于硅在铝中的溶解度较大，在Al/Si接触中，接触中，Si在在Al膜的晶膜的晶粒粒间界中快速扩散离开接触孔的同时，间界中快速扩散离开接触孔的同时，Al也会向接触孔内运动、填充因也会向接触孔内运动、填充因Si离开而留下的空间。离开而留下的空间。如果如果Si在接触孔内不是均匀消耗，在接触孔内不是均匀消耗，Al就会在某些就会在某些接触点，像尖钉一样楔进接触点，像尖钉一样楔进Si衬底中去，如果尖楔深度大于结深，就会使衬底中去，如果尖楔深度大于结深，就会使pn结失效，这种现象就是结失效，这种现象就

11、是Al/Si接触中的尖楔现象。接触中的尖楔现象。 1、 Al-Si合金 金属化引线 为了解决Al的尖楔问题，在纯Al中加入硅至饱和，形成Al-Si合金，代替纯Al作为接触和互连材料。但是，在较高合金退火温度时溶解在Al中的硅，冷却过程中又从Al中析出。硅从Al-Si合金薄膜中析出是Al-Si合金在集成电路中应用的主要限制:2、铝- 掺杂多晶硅双层金属化结构 淀积铝薄膜之前，先淀积一层重磷或重砷掺杂的多晶硅薄膜，构成Al-重磷(砷)掺杂多晶硅双层金属化结构。 Al - 掺杂多晶硅双层金属化结构已成功地应用于nMOS工艺中。3、铝-阻挡层结构在铝与硅之间淀积一个薄金属层，替代重磷掺杂多晶硅层，阻止

12、铝与硅之间的作用，从而抑制Al尖楔现象。这层金属称为阻挡层。 为了形成好的欧姆接触，一般采用双层结构，硅化物作为欧姆接触，TiN、TaN或WN作为阻挡层。Al/Si接触中的改进接触中的改进2.2.2 Cu作为互连材料作为互连材料 Cu的性质与铝不同的性质与铝不同，不能采用传统的以铝作为互连材料的不能采用传统的以铝作为互连材料的布布线工艺。线工艺。以以Cu作为互连作为互连的的集成技术是集成技术是IC制造技术进入到制造技术进入到0.18m及其以下时代必及其以下时代必须面对须面对的的挑战之一。挑战之一。 对以对以Cu作为互连的工艺来说，目前被人们看好并被普遍采用作为互连的工艺来说，目前被人们看好并被

13、普遍采用的的技术技术方案是方案是双大马士革双大马士革(Dual Damascene) (双双镶嵌镶嵌)工艺工艺。主要特点主要特点：对任何一层进行对任何一层进行互连材料淀积互连材料淀积的同时的同时，也对该层与下层，也对该层与下层之间之间的的通孔通孔(Via)进行填充进行填充，而而CMP平整平整化工艺只对导电金属层材料进行化工艺只对导电金属层材料进行。与与传统的互连工艺相比，传统的互连工艺相比，工艺工艺步骤得到简化，工艺成本也相应降低。步骤得到简化，工艺成本也相应降低。 利用溅射和利用溅射和CVD方法对沟槽和通孔进行金属方法对沟槽和通孔进行金属Cu的填充淀积时，容易形的填充淀积时，容易形成孔洞，抗

14、电迁移能力差。因此在成孔洞，抗电迁移能力差。因此在Cu互连集成工艺中，向通孔和沟槽中填互连集成工艺中，向通孔和沟槽中填充充Cu的工艺，目前普遍采用的是的工艺，目前普遍采用的是具有良好台阶覆盖性、高淀积速率的电镀具有良好台阶覆盖性、高淀积速率的电镀或化学镀的方法或化学镀的方法。电镀法电镀法 在电镀法填充在电镀法填充Cu的工艺中，一般是采用的工艺中，一般是采用CuSO4与与H2SiO4的混合溶液的混合溶液作为作为电镀液，硅片与外电源的负极相接，通电后电镀液，硅片与外电源的负极相接，通电后电镀液中的电镀液中的Cu2+由于受到负电由于受到负电极的作用被极的作用被Cu籽晶层吸引，从而实现了籽晶层吸引，从

15、而实现了Cu在籽晶层上的淀积在籽晶层上的淀积。 为了保证高可靠性、高产率及低电阻的通孔淀积，为了保证高可靠性、高产率及低电阻的通孔淀积，通孔的预清洁工艺通孔的预清洁工艺、势垒层和籽晶层的淀积工艺势垒层和籽晶层的淀积工艺，通常需要在不中断真空的条件下、，通常需要在不中断真空的条件下、在同一个在同一个淀积系统中完成淀积系统中完成。 化学镀与电镀工艺不同的是无需外接电源，它是化学镀与电镀工艺不同的是无需外接电源，它是通过金属离子、还通过金属离子、还原剂、复合剂、原剂、复合剂、pH调节剂等在需要淀积的表面进行电化学反应实现调节剂等在需要淀积的表面进行电化学反应实现Cu的淀积的淀积。Cu-CVD工艺工艺

16、 尽管利用尽管利用CVD方法向通孔和沟槽中填充方法向通孔和沟槽中填充Cu，可靠性比较差，但与电，可靠性比较差，但与电镀或化学镀工艺相比，采用镀或化学镀工艺相比，采用CVD方法与方法与CMOS工艺有更好的工艺兼容工艺有更好的工艺兼容性。性。 因此，优化因此，优化Cu-CVD工艺，发展无空洞的厚膜淀积工艺，是工艺，发展无空洞的厚膜淀积工艺，是Cu-CVD工艺的一个重要研究内容。工艺的一个重要研究内容。三、平坦化22 在集成电路制造过程中，经过多步加工工艺以后，硅片表面已经很不在集成电路制造过程中，经过多步加工工艺以后，硅片表面已经很不平整，特别是在金属化引线孔边缘处会形成很高的台阶。平整，特别是在

17、金属化引线孔边缘处会形成很高的台阶。 台阶的存在将会影响淀积薄膜的覆盖效果，在底角处，薄膜有可能淀台阶的存在将会影响淀积薄膜的覆盖效果，在底角处，薄膜有可能淀积不到，使金属化引线发生断路，从而引起整个集成电路失效。台阶还积不到，使金属化引线发生断路，从而引起整个集成电路失效。台阶还可能导致薄膜淀积生长过程中形成空洞。可能导致薄膜淀积生长过程中形成空洞。 随着互连层数的增加和工艺特征尺寸的缩小，对硅片表面平整度的要随着互连层数的增加和工艺特征尺寸的缩小，对硅片表面平整度的要求也越来超高，求也越来超高，金属层和介质层都需要进行平坦化处理，以减小或消除金属层和介质层都需要进行平坦化处理，以减小或消除

18、台阶的影响，改善台阶覆盖的效果。台阶的影响，改善台阶覆盖的效果。 23 可以采用一些简单的方法改善硅片表面的平整度。可以采用一些简单的方法改善硅片表面的平整度。 例如，对真空蒸发来说，改善台阶覆盖的方法，是使用例如，对真空蒸发来说，改善台阶覆盖的方法，是使用行星旋转式行星旋转式真空淀积装置，真空淀积装置，通过蒸发源和衬底相对方向的连续改变，有效地消除通过蒸发源和衬底相对方向的连续改变，有效地消除蒸发死角，从而增加淀积率的均匀性。蒸发死角，从而增加淀积率的均匀性。 也可采用也可采用磷硅玻璃磷硅玻璃(PSG)或硼磷硅玻璃或硼磷硅玻璃(BPSG)回流回流，使锐利的台阶，使锐利的台阶变得平滑，大大改善

19、台阶覆盖状况。变得平滑，大大改善台阶覆盖状况。 图图(a)是没有平坦化图形；是没有平坦化图形； 图图(b)是第一类平坦化技术，是第一类平坦化技术，只是使锐利的台阶改变为平滑，只是使锐利的台阶改变为平滑，台阶高度没有减小台阶高度没有减小； 图图(c)是第二类平坦化技术，是第二类平坦化技术，可以使锐利的台阶变为平滑，可以使锐利的台阶变为平滑，同时台阶高度减小。同时台阶高度减小。通过再淀积一层通过再淀积一层半平坦化的介半平坦化的介质层作为覆盖层质层作为覆盖层，即可达到这，即可达到这种效果，如在多晶硅上淀积种效果，如在多晶硅上淀积BPSG；平坦化技术平坦化技术 图图(d)是第三类平坦化技术，是第三类平

20、坦化技术，是使是使局域达到完全平坦化局域达到完全平坦化，使，使用牺牲层技术可以实现局域完用牺牲层技术可以实现局域完全平坦化；全平坦化； 图图(e)是第四类平坦化技术，是第四类平坦化技术，是整个硅片表面平坦化，化学是整个硅片表面平坦化，化学机械抛光机械抛光(CMP)方法就是可实方法就是可实现整个硅片平坦化的方法。现整个硅片平坦化的方法。四、CMOS工艺26 CMOS，全称Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块

21、硅片上。27Silicon Substrate P+2um725umSilicon Epi Layer P选择衬底 晶圆的选择 掺杂类型（N或P） 电阻率（掺杂浓度） 晶向 高掺杂(P+)的Si晶圆 低掺杂(P)的Si外延层28Silicon Substrate P+Silicon Epi Layer P Pad Oxide热氧化 热氧化 形成一个SiO2薄层，厚度约20nm 高温，H2O或O2气氛 缓解后续步骤形成的Si3N4对Si衬底造成的应力29Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideSi3N4淀积 Si3N4淀积 厚

22、度约250nm 化学气相淀积(CVD) 作为后续CMP的停止层30Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresist光刻胶成形 光刻胶成形 厚度约0.51.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义31Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistSi3N4和SiO2刻蚀 Si3N4和SiO2刻蚀 基于氟的反应离子刻蚀(RIE)32Silicon Substrate P+Silicon Epi Layer P-Silic

23、on NitridePhotoresistTransistor Active AreasIsolation Trenches隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反应离子刻蚀(RIE) 定义晶体管有源区33Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideTransistor Active AreasIsolation Trenches除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体34Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS Tr

24、ansistorSilicon DioxideFuture NMOS TransistorNo current can flow through here!SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽 厚度约为0.51.0um，和浅槽深度和几何形状有关 化学气相淀积(CVD)35Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorFuture NMOS TransistorNo current can flow through here!化学机械抛光 化学机械抛光(CMP) CMP除去表面

25、的氧化层 到Si3N4层为止36Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS Transistor除去Si3N4 除去Si3N4 热磷酸(H3PO4)湿法刻蚀，约18037Trench OxideCross SectionBare Silicon平面视图 完成浅槽隔离(STI)38Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS TransistorPhotoresist光刻胶成形 光刻胶成形 厚

26、度比较厚，用于阻挡离子注入 用于N-阱的定义39Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorPhotoresistN- WellPhosphorous (-) Ions磷离子注入 磷离子注入 高能磷离子注入 形成局部N型区域，用于制造PMOS管40Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN- Well除去光刻胶41PhotoresistSilicon Substrate P+Silicon Epi Layer P-Future NM

27、OS TransistorN- Well光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于P-阱的定义42Silicon Substrate P+Silicon Epi Layer P-PhotoresistN- WellBoron (+) IonsP- Well 硼离子注入 高能硼离子注入 形成局部P型区域，用于制造NMOS管硼离子注入43Silicon Substrate P+Silicon Epi Layer P-N- WellP- Well除去光刻胶44Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well退火 退火 在60

28、01000的H2环境中加热 修复离子注入造成的Si表面晶体损伤 注入杂质的电激活 同时会造成杂质的进一步扩散 快速加热工艺(RTP)可以减少杂质的扩散45Trench OxideN- WellP- WellCross Section 完成N-阱和P-阱平面视图46Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Sacrificial Oxide牺牲氧化层生长牺牲氧化层生长 牺牲氧化层生长 厚度约25nm 用来捕获Si表面的缺陷47Silicon Substrate P+Silicon Epi Layer P-P- WellN- We

29、ll除去牺牲氧化层 除去牺牲氧化层 HF溶液湿法刻蚀 剩下洁净的Si表面48Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide栅氧化层生长 栅氧化层生长 工艺中最关键的一步 厚度210nm 要求非常洁净，厚度精确(1) 用作晶体管的栅绝缘层49Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPolysilicon多晶硅淀积 多晶硅淀积 厚度150300nm 化学气相淀积(CVD)50Silicon Substrate P+Silicon Epi Layer

30、 P-P- WellN- WellPhotoresistChannel LengthPolysilicon光刻胶成形 光刻胶成形 工艺中最关键的图形转移步骤 栅长的精确性是晶体管开关速度的首要决定因素 使用最先进的曝光技术深紫外光(DUV) 光刻胶厚度比其他步骤薄51Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel Length多晶硅刻蚀 多晶硅刻蚀 基于氟的反应离子刻蚀(RIE) 必须精确的从光刻胶得到多晶硅的形状52Silicon Substrate P+Silicon Epi Layer P-

31、P- WellN- Well Gate Oxide Poly Gate Electrode除去光刻胶53Trench OxideN- WellP- WellCross SectionPolysilicon平面视图 完成栅极54Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide Poly Gate Electrode Poly Re-oxidation多晶硅氧化 多晶硅氧化 在多晶硅表面生长薄氧化层 用于缓冲隔离多晶硅和后续步骤形成的Si3N455Silicon Substrate P+Silicon Epi Lay

32、er P-P- WellN- WellPhotoresist光刻胶成形 光刻胶成形 用于控制NMOS管的衔接注入56Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN TipNMOS管衔接注入 NMOS管衔接注入 低能量、浅深度、低掺杂的砷离子注入 衔接注入用于削弱栅区的热载流子效应57Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN Tip除去光刻胶58Silicon Substrate P+Silicon Epi L

33、ayer P-P- WellN- WellPhotoresistN Tip光刻胶成形 光刻胶成形 用于控制PMOS管的衔接注入59Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistBF2 (+) IonsN TipP Tip PMOS管衔接注入 低能量、浅深度、低掺杂的BF2+离子注入 衔接注入用于削弱栅区的热载流子效应PMOS管衔接注入60Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN TipP Tip除去光刻胶61Silicon Substrate

34、 P+Silicon Epi Layer P-P- WellN- WellSilicon NitrideThinner HereThicker HereN TipP TipP TipSi3N4淀积 Si3N4淀积 厚度120180nm CVD62Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSpacer SidewallN TipP TipP TipSi3N4刻蚀 Si3N4刻蚀 水平表面的薄层Si3N4被刻蚀，留下隔离侧墙 侧墙精确定位晶体管源区和漏区的离子注入 RIE63Silicon Substrate P+Silicon E

35、pi Layer P-P- WellN- WellPhotoresistN TipP Tip光刻胶成形 光刻胶成形 用于控制NMOS管的源/漏区注入64Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN+ DrainN+ SourceP TipNMOS管源/漏注入 NMOS管源/漏注入 浅深度、重掺杂的砷离子注入，形成了重掺杂的源/漏区 隔离侧墙阻挡了栅区附近的注入65Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+

36、DrainN+ SourceP Tip除去光刻胶66Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourcePhotoresistP Tip光刻胶成形 光刻胶成形 用于控制PMOS管的源/漏区注入67Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellBF2 (+) IonsPhotoresistN+ DrainN+ SourceP+ SourceP+ DrainPMOS管源/漏注入 PMOS管源/漏注入 浅深度、重掺杂的BF2+离子注入，形成了重掺杂的

37、源/漏区 隔离侧墙阻挡了栅区附近的注入68Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ SourceP+ DrainLightly Doped “Tips”除去光刻胶和退火 除去光刻胶和退火 用RTP工艺，消除杂质在源/漏区的迁移69Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacer平面视图 完成晶体管源/漏极，电子器件形成70Silicon Substrate P+Sil

38、icon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ Source除去表面氧化物 除去表面氧化物 在HF溶液中快速浸泡，使栅、源、漏区的Si暴露出来71Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitaniumTi淀积 Ti淀积 厚度2040nm 溅射工艺 Ti淀积在整个晶圆表面72Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ Dr

39、ainN+ SourceP+ DrainP+ SourceTitanium SilicideUnreacted TitaniumTiSi2形成 TiSi2形成 RTP工艺，N2气氛，800在Ti和Si接触的区域，形成TiSi2其他区域的Ti没有变化称为自对准硅化物工艺(Salicide)73Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitanium SilicideTi刻蚀 Ti刻蚀 NH4OH+H2O2湿法刻蚀 未参加反应的Ti被刻蚀 TiSi2保留下来，形成

40、Si和金属之间的欧姆接触74Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG淀积 硼磷硅玻璃(BPSG)淀积 CVD，厚度约1um SiO2并掺杂少量硼和磷 改善薄膜的流动性和禁锢污染物的性能 这一层绝缘隔离器件和第一层金属75Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG抛光 硼磷硅玻璃(BPSG)抛光 C

41、MP 在BPSG层上获得一个光滑的表面76Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist光刻胶成形 光刻胶成形 用于定义接触孔(Contacts) 这是一个关键的光刻步骤77Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist接触孔刻蚀 接触孔刻蚀 基于氟的RIE 获得垂直的侧墙 提供

42、金属和底层器件的连接78Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSG除去光刻胶79Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTiN淀积 TiN淀积 厚度约20nm 溅射工艺 有助于后续的钨层附着在氧化层上80Silicon Substrate P+Silicon Epi Layer P

43、-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTungsten钨淀积 钨淀积 CVD 厚度不少于接触孔直径的一半 填充接触孔81Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact Plug钨抛光 钨抛光 CMP 除去表面的钨和TiN 留下钨塞填充接触孔82Trench OxidePolysiliconCross SectionN- WellP- Well

44、N+ Source/DrainP+ Source/DrainSpacerContact平面视图 完成接触孔，多晶硅上的接触孔没有出现在剖面图上83Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Ti (200) - electromigration shuntTiN (500) - diffusion barrierAl-Cu (5000) - main conductorTiN (500) - antireflecti

45、ve coatingMetal1淀积 第一层金属淀积(Metal1) 实际上由多个不同的层组成 溅射工艺84Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Photoresist光刻胶成形 光刻胶成形 用于定义Metal1互连85Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Con

46、tact PlugMetal1PhotoresistMetal1刻蚀 Metal1刻蚀 基于氯的RIE 由于Metal1由多层金属组成，所以需要多个刻蚀步骤86Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1除去光刻胶87Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1平面

47、视图 完成第一层互连88Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1IMD淀积 金属间绝缘体(IMD)淀积 未掺杂的SiO2 连续的CVD和刻蚀工艺，厚度约1um 填充在金属线之间，提供金属层之间的绝缘隔离89Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact

48、 PlugMetal1IMD1IMD抛光 IMD抛光 CMP90Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1Photoresist光刻胶成形 光刻胶成形 用于定义通孔(Vias)91Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Pho

49、toresistIMD1通孔刻蚀 通孔刻蚀 基于氟的RIE，获得垂直的侧墙 提供金属层之间的连接92Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1除去光刻胶93TungstenSilicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W

50、Via PlugTiN和钨淀积 TiN和钨淀积 同第一层互连94Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via Plug钨和TiN抛光 钨和TiN抛光 同第一层互连95Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1Via1平面视图 完成通孔96Sil

51、icon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2Metal2淀积 Metal2淀积 类似于Metal1 厚度和宽度增加，连接更长的距离，承载更大的电流97Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Photo

52、resistIMD1 W Via PlugMetal2光刻胶成形 光刻胶成形 相邻的金属层连线方向垂直，减小层间的感应耦合98Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1PhotoresistIMD1 W Via PlugMetal2Metal2刻蚀 Metal2刻蚀 类似于Metal199Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+

53、 SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2除去光刻胶100Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1Via1Metal2平面视图 完成第二层互连，后面的剖面图将包括右上角的压焊点101Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationMetal2钝化层淀积 钝化层淀积 多种可选的钝化层，Si3N4、SiO2和聚酰亚胺等 保护电路免受刮擦、污染和受潮等102Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationBond PadPoly GateGate OxideSi