chapter4-存储系统

1、1第四章第四章 存储系统存储系统21. 1.学习目标学习目标 理解存储层次体系结构和评价方法；理解存储层次体系结构和评价方法； 理解程序访问的局部性原理；理解程序访问的局部性原理； 了解半导体存储器组织方式，掌握主存储器的基本逻辑与构成；了解半导体存储器组织方式，掌握主存储器的基本逻辑与构成； 掌握掌握cache的基本原理与实现方式；的基本原理与实现方式； 掌握虚拟存储系统，虚拟地址向物理地址转换的原理、实现掌握虚拟存储系统，虚拟地址向物理地址转换的原理、实现技术以及技术以及TLB的结构和实现技术。的结构和实现技术。31) 1) 存储系统层次结构和评价方法存储系统层次结构和评价方法 存储系统的

2、概念、组织方式；存储系统的概念、组织方式； 存储系统的程序局部性机理；存储系统的程序局部性机理； 常见存储系统性能评价指标，计算方法常见存储系统性能评价指标，计算方法。2) 2) 半导体存储器的组织半导体存储器的组织 SRAMSRAM和和DRAMDRAM的差异；的差异； 主存芯片与主存芯片与CPUCPU连接和容量扩展方法连接和容量扩展方法 。 2. 2.学习重点与难点学习重点与难点4 3) 3) CacheCache存储系统的基本原理与实现方式存储系统的基本原理与实现方式 cachecache存储系统的设计思路；存储系统的设计思路； cachecache和主存间的多种映射方式的异同；和主存间的

3、多种映射方式的异同； 理解各种替换算法对理解各种替换算法对cachecache系统性能的影响；系统性能的影响； 理解理解cachecache存储系统数据一致性问题，处理方法存储系统数据一致性问题，处理方法 4) 4) 虚拟存储系统虚拟存储系统 虚拟存储系统与虚拟存储系统与cachecache存储系统的异同；存储系统的异同； 虚拟存储系统的设计思路；虚拟存储系统的设计思路； 理解虚拟存储地址变换过程、页表结构、分页思想理解虚拟存储地址变换过程、页表结构、分页思想 理解快表（理解快表（TLBTLB）的概念和数据处理方法。）的概念和数据处理方法。2. 2.学习重点与难点（续）学习重点与难点（续）53

4、. 3.学习方法与建议学习方法与建议1) 1)构造观：如何构造高性能、高可靠的存储系统构造观：如何构造高性能、高可靠的存储系统2) 2)系统观：系统观：将存储系统与高级语言的编程、指令系统的将存储系统与高级语言的编程、指令系统的设计密切相联系，如何利用时间和空间的局部性编写出设计密切相联系，如何利用时间和空间的局部性编写出高效率的程序，理解指令执行过程中访问数据和访问指高效率的程序，理解指令执行过程中访问数据和访问指令的整个过程，以及理解存储访问过程中硬件、软件分令的整个过程，以及理解存储访问过程中硬件、软件分工，为操作系统的存储管理奠定基础。工，为操作系统的存储管理奠定基础。一、存储器的概述

5、一、存储器的概述1、存储器的分类、存储器的分类 ： 从不同的角度进行从不同的角度进行1)按存储介质分：按存储介质分： 半导体半导体 磁性材料磁性材料 光光 纸纸2)按存储方式分：按存储方式分： 随机存储器：可按地址访问且访问时随机存储器：可按地址访问且访问时 间与单元的物理位置无关间与单元的物理位置无关 顺序存储器顺序存储器 ：存储时间与单元的物理：存储时间与单元的物理 位置有关位置有关 磁盘：半顺序和半随机设备磁盘：半顺序和半随机设备 3)按读写方式分按读写方式分: RAM : Random Access Memory ROM : Read Only Memory永久性：永久性： 与是否断电

6、无关与是否断电无关非永久性：断电后信息消失非永久性：断电后信息消失4)按信息的可保存性按信息的可保存性5) 按在计算机系统中所起的作用按在计算机系统中所起的作用:控制存储器（控制存储器（CM or CS）CPU中的中的CacheCPU 外面的外面的 Cache主存主存辅存辅存2、计算机中存储系统的分级结构、计算机中存储系统的分级结构1)分级结构的提出分级结构的提出人们的追求：大容量、快速度、低价格人们的追求：大容量、快速度、低价格2)分级结构分级结构CPUCACHE主存主存辅助存储器辅助存储器最后的效果（左向右看）：最后的效果（左向右看）：Cache的速度，辅存的容量和价格的速度，辅存的容量和

7、价格3)存储分级的理论基础存储分级的理论基础！程序的局部性原理程序的局部性原理 , 又包括又包括:时间局部性：时间局部性： 现在被访问的指令在不久的将来还将再次被访问。现在被访问的指令在不久的将来还将再次被访问。 12345时间局部性的程序结构体现：时间局部性的程序结构体现：循环结构循环结构空间局部性：空间局部性： 现在访问指令现在访问指令2 ，下一次访问的指令在，下一次访问的指令在2的附近。的附近。空间局部性的程序结构体现：空间局部性的程序结构体现： 顺序结构顺序结构3、主存的常用技术指标、主存的常用技术指标(1)存储容量指标存储容量指标：存储器所能存储的二进制信息的位数。：存储器所能存储的

8、二进制信息的位数。(2)速度指标：速度指标：存取时间（存取时间（存储器访问时间）存储器访问时间） 启动存取操作到操作完成所经历的时间。启动存取操作到操作完成所经历的时间。存储周期（读写周期）存储周期（读写周期） 对存储器进行连续两次存取操作所需的最短时间间隔。存储器在一次对存储器进行连续两次存取操作所需的最短时间间隔。存储器在一次存取操作后需要一定的恢复时间。因此存取操作后需要一定的恢复时间。因此, ,该时间一般大于存取时间。该时间一般大于存取时间。存储器带宽存储器带宽 单位时间内存储器所存取的信息位，也称存储器的数据传输率。即存单位时间内存储器所存取的信息位，也称存储器的数据传输率。即存储器

9、总线宽度储器总线宽度/ /存储周期存储周期, , 单位为：位单位为：位/ /秒。秒。 二、随机存储器构造及工作原理二、随机存储器构造及工作原理1 1、SRAM - Static Random Access MemorySRAM - Static Random Access Memory1)1)基本存储单元基本存储单元 - - 存放一位二进制信息的电路存放一位二进制信息的电路2)SRAM2)SRAM存储单元结构及其工作原理存储单元结构及其工作原理工作管：工作管： T T1 1、 T T2 2负载管：负载管： T T3 3、 T T4 4门控管：门控管： T T5 5、T T6 6 、T T7 7

10、、T T8 8S Source: ource: 源极源极 D Drainrain： 漏极漏极G Gateate： 栅极栅极衬底一般与衬底一般与S S极相连，与极相连，与G G极之间绝极之间绝缘，大多数情况下缘，大多数情况下S S和和D D可互换。可互换。写过程写过程行选通行选通 T T5 5、 T T6 6 通通A A与与 D D 连通连通列选通列选通 T T7 7、 T T8 8 通通 B B与与 D D 连通连通写写1 1的过程的过程D=1 D=1 A= 1A= 1 T T2 2 通通B=0 B=0 T T1 1 截止截止D D=0 =0 B= 0B= 0 T T1 1截止截止A=1 A=

11、1 T T2 2通通此时此时, , T T1 1、T T2 2形成了稳态，形成了稳态，A=1A=1、B=0B=0写写0的过程的过程D=0 A= 0 T2截止截止B=1 T1通通D=1 B= 1 T1 通通A=0 T2 截止截止此时，此时， T T1 1、T T2 2形成了稳态，形成了稳态，B=1B=1、A=0A=0即：六管静态存储单元是以即：六管静态存储单元是以T1T1和和T2T2构成的稳定互锁态保存信息构成的稳定互锁态保存信息读过程读过程行选通行选通 T T5 5、 T T6 6 通通A A与与 D D 连通连通列选通列选通 T T7 7、 T T8 8 通通 B B与与 D D 连通连通读

12、读1 1的过程的过程若原来保存的是若原来保存的是1 1 ，则此时，则此时，D=1D=1、D D=0=0，D D和和D D外接一个读出放大器，放外接一个读出放大器，放大器中的电流从大器中的电流从D D流向流向D D，表示读出为，表示读出为1 1读读0 0的过程的过程若原来保存的是若原来保存的是0 0 ，则此时，则此时，D=0D=0、D D=1=1，D D和和D D外接一个读出放大器，放外接一个读出放大器，放大器中的电流从大器中的电流从D D流向流向D D，表示读出为，表示读出为0 0读出的内容是通过外接在读出的内容是通过外接在D D和和D D之间电流放大器中的电流的方向来判断的之间电流放大器中的

13、电流的方向来判断的 对于存储器而言，除了读、写状态外，还有什么状态对于存储器而言，除了读、写状态外，还有什么状态 ？保持状态保持状态a.a. 此时此时X X和和Y Y地址地址( (行选和列选行选和列选) )都都处于浮空状态。处于浮空状态。b.b. 原保持的信息，使原保持的信息，使T T1 1、T T2 2 处于处于稳定的互锁状态，无论是保存稳定的互锁状态，无论是保存的的1 1或或0 0，两只工作管总有一只，两只工作管总有一只要饱和导通。要饱和导通。c.c. 工作管导通所需要的工作电流工作管导通所需要的工作电流将由负载管将由负载管T T3 3或或T T4 4承担。承担。3) SRAM存储器的组成

14、存储器的组成由上图知，由上图知，SRAM存储器由下列部件构成存储器由下列部件构成: 存储体存储体: 存储单元的集合存储单元的集合 地址译码器地址译码器：把二进制表示的地址：把二进制表示的地址 转换成输出电位，驱动相应的读转换成输出电位，驱动相应的读 写电路，选择所需的存储单元。写电路，选择所需的存储单元。 驱动器驱动器： I/O电路电路： 控制选中单元的读控制选中单元的读/写和信号放大。写和信号放大。 片选与读片选与读/写控制电路写控制电路： 用于存储器的扩展。用于存储器的扩展。 输出驱动电路输出驱动电路： 用于多片输出的互连或与双向数用于多片输出的互连或与双向数 据总线的连接。据总线的连接。

15、4)双译码结构分析双译码结构分析什么是双译码什么是双译码? ?将来自将来自CPU的地址线分行和列分别送到两个移码器进行移码。的地址线分行和列分别送到两个移码器进行移码。双双译译码码的优点的优点能够大大减少移码输出线能够大大减少移码输出线以以 12 位地址为例进行说明位地址为例进行说明:单单译译码时，码时，12 位地址位地址译译码输出的状态线为码输出的状态线为212=4096根根双双译译码时，设分为码时，设分为 X译译码和码和 Y译译码，各输入码，各输入 6 位位 则则译译码输出的状态线总数为码输出的状态线总数为 26 + 26 =128 根根显然，地址线的位数越多，采用双译码的效果越明显。显然

16、，地址线的位数越多，采用双译码的效果越明显。对于小容量的存储器，可以采用单译码；对于大容量的存储器，对于小容量的存储器，可以采用单译码；对于大容量的存储器，则必须采用双译码。则必须采用双译码。 5)5)译码结构与存储器中存储单元的组织译码结构与存储器中存储单元的组织采用不同的译码结构，与存储体当中存储单元的排列有关采用不同的译码结构，与存储体当中存储单元的排列有关回顾存储单元的结构，其中有行、列地址，只有两者都选中，回顾存储单元的结构，其中有行、列地址，只有两者都选中，该单元才会被选中。该单元才会被选中。单单译译码的存储器组织：码的存储器组织：存储单元存储单元存储单元存储单元存储单元存储单元存

17、储单元存储单元译 码器双双译译码器的组织：码器的组织：X译译码码器器Y译码器译码器存储单元存储单元存储单元存储单元存储单元存储单元存储单元存储单元19MN =16 1的存储器的内部结构的存储器的内部结构X移移码码器器Y 移移 码码 器器D020X译译码码器器 Y 译译 码码 器器MN =16 4的存储器的内部结构的存储器的内部结构D3D2D1D0216)6)静态存储器静态存储器 6116 6116读出逻辑：读出逻辑：CS=0,OE=0,WE=1写入逻辑：写入逻辑：CS=0,OE=1,WE=0高阻：高阻：CS1222 2、动态存储器、动态存储器 - DRAM- DRAM构成构成 工作管：工作管：

18、 T T1 1、 T T2 2 门控管：门控管： T T5 5 、 T T6 6、 T T7 7、 T T8 8 信息的保存：分布电容信息的保存：分布电容C1C1、C2C2上的电荷上的电荷写操作：基本步骤同六管静态单元写操作：基本步骤同六管静态单元 写写1 1 A=1 A=1 对对C2C2充电，充电，T2T2导通导通 B=0 B=0 对对C1C1放电，放电，T1T1截止截止 23A=0 A=0 对对C2C2放电，放电，T2T2截止截止 B=1 B=1 对对C1C1充电，充电，T1T1导通导通 写写0 0读操作读操作通过通过T T9 9 、T T1010给给D D线和线和D D线上的线上的分布电

19、容分布电容C CD D、C CD D预充电预充电其结果是使上述两电容均达到电源电压其结果是使上述两电容均达到电源电压读出信息：读出信息： X X有效有效 T5T5、T6 T6 通通 Y Y有效有效 T7T7、T8 T8 通通 若原存若原存1 1则则C CD D 上的电荷经上的电荷经T2T2泄漏泄漏 D D =0=0而而C CD D只向只向C2C2微充电微充电 D=1 D=1 有有D D到到D D的电流，即读出的为的电流，即读出的为“1 1”24若原来存放的为若原来存放的为0 0 ，则读出的过程正好相反。，则读出的过程正好相反。 还需要什么状态？还需要什么状态？ 刷新操作刷新操作 需要刷新的原因

20、：需要刷新的原因： 保存信息的电容保存信息的电容C1C1、C2C2上的电荷维持的时间有限上的电荷维持的时间有限( (一般一般2ms)2ms)。刷新原理：对刷新原理：对C1C1、C2C2充电充电 只给字线只给字线 T5T5、T6T6导通导通 C CD D对对C2C2充电充电 或或C CD D对对C1C1充电。充电。即刷新是按即刷新是按行行进行，因此，必须知道动态存储器的内部行列结构。进行，因此，必须知道动态存储器的内部行列结构。一次刷新是一次不完全的读操作。刷新地址由刷新计数器给出。一次刷新是一次不完全的读操作。刷新地址由刷新计数器给出。25三种刷新方式（设刷新周期为三种刷新方式（设刷新周期为2

21、ms，存储矩阵采用，存储矩阵采用128128结构，存储体的读结构，存储体的读/写周期为写周期为0. 5 s ）集中式刷新：集中式刷新：将将2ms的读写周期分成的读写周期分成2000/0.5 = 4000个读写时间段。前面个读写时间段。前面4000-128=3872个读写时间段用于读个读写时间段用于读/写，后面写，后面128个读写时间个读写时间段用于刷新，在此阶段，不允许进行读写操作，故称为死时间。段用于刷新，在此阶段，不允许进行读写操作，故称为死时间。 3872个读写周期个读写周期 128个刷新周期个刷新周期采用集中刷新的存储器平均读写周期采用集中刷新的存储器平均读写周期T= 2ms / (4

22、000 128 ) = 0.5165 s26分散刷新分散刷新将每一存储周期分成两部分，前部分为读将每一存储周期分成两部分，前部分为读/ /写时间段，后部分为刷新写时间段，后部分为刷新时间段，对于本例的实际则是存储器的读写周期变成了时间段，对于本例的实际则是存储器的读写周期变成了1 1 s s，其中，其中前前 0.5 0.5 s s为读为读/ /写时间，写时间，0.5 0.5 s s为刷新时间。为刷新时间。 2000个读写周期个读写周期 T= 1 s27异步刷新异步刷新是集中刷新和分散刷新的结合，将是集中刷新和分散刷新的结合，将2ms分成分成128个时间段，个时间段，每段的时间为每段的时间为 2

23、000 / 128 = 15. 5 s，再将每段时间分成两，再将每段时间分成两部分，其中前面的部分，其中前面的15 s用于读写，最后的用于读写，最后的0. 5 s用于刷新。用于刷新。15.5 s15.5 sT= 2ms / (4000 128 ) = 0.5165 s28三种刷新方式的比较：三种刷新方式的比较：集中刷新：用于高速存储器中，但存在死时间集中刷新：用于高速存储器中，但存在死时间分散刷新：虽然不存在死时间，但大大降低了存储体的速度分散刷新：虽然不存在死时间，但大大降低了存储体的速度异步刷新：异步刷新： 既不存在死时间，也保持了存储体的高速特性既不存在死时间，也保持了存储体的高速特性关

24、于动态存储器刷新的几点说明：关于动态存储器刷新的几点说明：不同材料不同生产工艺的动态存储器的刷新周期不同，常见的有不同材料不同生产工艺的动态存储器的刷新周期不同，常见的有2ms 2ms 、4ms4ms、8ms8ms，刷新时间间隔不能超过刷新周期。，刷新时间间隔不能超过刷新周期。要知道存储体的行、列结构，即行移码器输出的线数，因为，刷新是按要知道存储体的行、列结构，即行移码器输出的线数，因为，刷新是按照行进行的。当存储器是由若干单体构成时，以照行进行的。当存储器是由若干单体构成时，以单体的容量为计算的依单体的容量为计算的依据据，同时考虑，同时考虑双译码的原则双译码的原则。 如由如由256K256

25、K的存储体构成的存储体构成2M2M的存储器。行为的存储器。行为2 29 9，若由，若由512K512K的单体构成，的单体构成，则行可以是则行可以是2 29 9或或2 21010，但要说明。，但要说明。刷新地址是由专门的器件刷新地址是由专门的器件 刷新地址计数器给出的。刷新地址计数器给出的。29: :行地址选通信号输入引脚，低电平有效，行地址选通信号输入引脚，低电平有效，兼作芯片选择兼作芯片选择信号。当为信号。当为低电平时，表明芯片当前接收的是行地址；低电平时，表明芯片当前接收的是行地址； RASCAS：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是：列地址选通信号输入引脚，低电平有效

26、，表明当前正在接收的是列地址列地址 ( ( 此时此时 行选择行选择 应保持为低电平应保持为低电平 ) ) l 动动态存储器举例态存储器举例303、只读存储器、只读存储器 相对相对RAM而言，只能读，不能而言，只能读，不能写写 ，芯片上没有，芯片上没有R/W 引脚引脚 具有不易失性具有不易失性 有不同的类型有不同的类型31 1）掩膜式的）掩膜式的ROM322）一次编程）一次编程 PROM （熔断丝工艺（熔断丝工艺) BL3 BL2 BL1 BL0 WL2 WL1 WL0 1 1 1 11 0 1 0333）多次可编写程）多次可编写程 可根据用户的需要，修改可根据用户的需要，修改ROMROM中的内

27、容中的内容 ? ?根据修改的方式不同，又可分为不同的类型：根据修改的方式不同，又可分为不同的类型： Electrically-Erasable Programmable Read-Only MemoryElectrically-Erasable Programmable Read-Only Memory (E E2 2PROM )PROM )电可擦除电可擦除ROMROM 可在线读和在线写，但断电后其中的内容不丢失可在线读和在线写，但断电后其中的内容不丢失reprogrammable read-only memoryreprogrammable read-only memory (RPROM )

28、RPROM ) 用光用光( (紫外线紫外线) )来擦除来擦除ROMROM中的内容中的内容 34三、信息存储及存储器编址三、信息存储及存储器编址1 1）存储字长与数据字长的概念）存储字长与数据字长的概念 存储字长：主存的一个存储单元所包含的二进制位数存储字长：主存的一个存储单元所包含的二进制位数 数据字长数据字长( (字长字长) )：计算机一次能处理的二进制数的位数：计算机一次能处理的二进制数的位数2)2)目前大多数计算机的主存按字节编址，而计算机的字长也往往目前大多数计算机的主存按字节编址，而计算机的字长也往往包含多个字节，如包含多个字节，如1616位字长、位字长、3232位字长和位字长和64

29、64位字长，所包含的字位字长，所包含的字节数分别为节数分别为2 2、4 4、8 8。353)3)大端大端(big-endian)(big-endian)和小端和小端(little-endian)(little-endian)数据存放方式数据存放方式 big-endian:big-endian:最高字节最高字节地址地址( (最左边最左边) )作为作为字地址字地址 ( (正常存放方式正常存放方式) )MSBLSB0 1 2 3字节地址字节地址4 5 6 7字地址字地址04 little-endian:little-endian:最低字节最低字节地址地址( (最右边最右边) )作为作为字地址字地址M

30、SBLSB0 1 2 3字节地址字节地址4 5 6 7字地址字地址04 6800068000采用大端，采用大端，IntelIntel采用小端，采用小端，ARMARM两者都支持两者都支持 ( (兼容性问题兼容性问题) )364)4)大端大端(big-endian)(big-endian)和小端和小端(little-endian)(little-endian)数据存放方式数据存放方式 应用举例应用举例设某程序执行前设某程序执行前r0 =0 x 11223344r0 =0 x 11223344执行下列指令：执行下列指令： r1=0 x100r1=0 x100 STR r0, r1 STR r0, r

31、1 LDRB r2 ,r1 LDRB r2 ,r1执行后：执行后：小端模式下：小端模式下：r2=0 x44大端模式下：大端模式下：r2=0 x1137) )字节编址的存储器按边界对齐数据存放方法字节编址的存储器按边界对齐数据存放方法 若数据字长若数据字长3232位，则半字长位，则半字长1616位，双字长位，双字长6464位位 若存储字长若存储字长6464位，则边界对齐的数据存放如下图所示。位，则边界对齐的数据存放如下图所示。 双字数据的起始地址的最末三位为双字数据的起始地址的最末三位为000000（8 8字节的整数倍）字节的整数倍）, ,表示表示访问一个访问一个6464位字长的字位字长的字,

32、,如果要访问其中的某字节或半字则用低如果要访问其中的某字节或半字则用低三位中的部分位来选择。三位中的部分位来选择。 单字数据的起始地址的最末二位为单字数据的起始地址的最末二位为0000（4 4字节的整数倍）字节的整数倍） 半字数据的起始地址的最末一位为半字数据的起始地址的最末一位为0 0（字节的整数倍）（字节的整数倍）字节字节 (0)半字半字双字双字单字单字半字半字半字半字字节字节64位位38391、SRAM存储器与存储器与CPU的连接及扩展的连接及扩展1）需要连接的线）需要连接的线地址线、数据线、读地址线、数据线、读 / 写控制线、片选信号写控制线、片选信号2）存储器扩展的种类）存储器扩展的

33、种类 位扩展位扩展 ：当数据位不足时当数据位不足时字扩展字扩展 ：当容量不足时当容量不足时字位同时扩展：字位同时扩展：当数据位和存储体的容量均不足时使用当数据位和存储体的容量均不足时使用四、存储器扩展及综合应用四、存储器扩展及综合应用403）位扩展）位扩展 数据位不够时位扩展数据位不够时位扩展 所需芯片数量：所需芯片数量：K= 数据线位数数据线位数/ 存储体存储体数据位数据位 本例中本例中K=8/1=8 所有芯片的片选为低；所有芯片的片选为低； CPU访问存储器时，其访问存储器时，其发出的地址和控制信号发出的地址和控制信号同时传给同时传给8个存储芯片，个存储芯片，选中每个芯片的同一个选中每个芯

34、片的同一个单元。单元。R/WCS=0414）字扩展）字扩展 容量不够时字扩展容量不够时字扩展 所需芯片数量：所需芯片数量：L= 主存容量主存容量/ 存储体容量存储体容量 或或: L= 2 CPU地址线数地址线数-存储体地址线数存储体地址线数 本例中本例中L=64/16=4 片选产生办法：片选产生办法： 线选法线选法全译码法全译码法部分译码法。部分译码法。 来自来自CPU多余地址译码输出。多余地址译码输出。CPU每次只能选中一个存储芯片每次只能选中一个存储芯片中的某个单元。中的某个单元。425）字扩展时计算不同存储体的地址范围）字扩展时计算不同存储体的地址范围体号体号 地址范围地址范围16进制值

35、进制值A15A14 A13 A00000 0， 0 0 0 0 ，0 0 0 0， 0 0 0 0 0000H 03FFFH001 1， 1 1 1 1， 1 1 1 1， 1 1 1 11010 0 ，0 0 0 0 ，0 0 0 0， 0 0 0 004000H07FFFH011 1 ，1 1 1 1 ，1 1 1 1， 1 1 1 12100 0， 0 0 0 0 ，0 0 0 0， 0 0 0 08000H0BFFFH101 1 ，1 1 1 1， 1 1 1 1， 1 1 1 13110 0， 0 0 0 0 ，0 0 0 0， 0 0 0 00CFFFH0FFFFH111 1， 1

36、 1 1 1 ，1 1 1 1 ，1 1 1 1436）字位同时扩展）字位同时扩展当用户所需要的存储器的容量和数据位均大于存储体当用户所需要的存储器的容量和数据位均大于存储体的容量和数据位时，采用字位同时扩展。的容量和数据位时，采用字位同时扩展。所需要的存储体的数量所需要的存储体的数量P = K L = 存储器的容量存储器的容量 数据位数据位存储芯片的容量存储芯片的容量 数据位数据位7）字位同时扩展举例）字位同时扩展举例引例：用引例：用256K 32位的存储体构造位的存储体构造 2M 32位的存储器，并完位的存储器，并完成与成与CPU的连接的连接解解: 所需要的存储体的片数为所需要的存储体的片

37、数为 P =2 1024K256K= 8片片44分析：分析： 访问访问2M字存储空间需要地址线：字存储空间需要地址线：21根根256K的存储体的地址线数：的存储体的地址线数：18根根多余多余3根送片根送片选译码选译码由于是由于是32位数据，是位数据，是8的的4倍，为保证按字边界对齐，需倍，为保证按字边界对齐，需A1A0 = 0045例例1 用用256K 8位的存储体构造位的存储体构造 2M 32位的存储器，并完成位的存储器，并完成与与CPU的连接的连接分析：分析：1）本例与引例有何不同）本例与引例有何不同 是字位同时扩展，（是字位同时扩展，（256K 32位位 Vs 256K 8位位）2)本例

38、与引例有何联系，这种联系对解答本题有何启示？本例与引例有何联系，这种联系对解答本题有何启示？ 最后存储器的容量相同，都是最后存储器的容量相同，都是2M字字 启示：启示： 先用先用 256K 8位的存储体构造成位的存储体构造成256K 32位的存储体，其位的存储体，其余解题方法同引例余解题方法同引例46所需要的存储体的片数为所需要的存储体的片数为 P =2 1024K 32256K 8= 32先用先用4片片256K X 8位的存储体通过位扩展，构成位的存储体通过位扩展，构成 256K X 32的存储体的存储体47再用引例中的方法即可，如下图所示。再用引例中的方法即可，如下图所示。48本题也可以直

39、接表示成如下图所示的结构本题也可以直接表示成如下图所示的结构。49例例2 某计算机的主存地址空间中，从地址某计算机的主存地址空间中，从地址0000H 到到 3FFFH 为为ROM存储区域，从存储区域，从4000H到到5FFFH为保留地址区域，暂时不用，从为保留地址区域，暂时不用，从6000H到到FFFFH为为RAM地址区域。地址区域。CPU的地址线为的地址线为A15A0，数据，数据线为线为D7D0，控制信号有，控制信号有R/W#和访存请求和访存请求MREQ#，要求：，要求：（1） 如果如果ROM和和RAM存储器芯片都采用存储器芯片都采用8K1的芯片，试画出的芯片，试画出存储器与存储器与CPU的

40、连接图。的连接图。8K 1 40K 8（1） 分析分析地址空间分布分析：地址空间分布分析：0000H 3FFFH (16K) : ROM 011 1111 1111 1111 000 0000 0000 0000 = 11 1111 1111 11114000H 5FFFH ( 8K) : 保留区保留区6000H FFFFH (40K) : RAM区区（FFFFH- 6000H=1001，1111，1111，1111=215+8K）。）。需要需要ROM和和RAM的片数量的片数量 需要需要ROM的数量为：的数量为：16K 88K 1= 16片片需要需要RAM的数量为：的数量为：= 40片片 RA

41、M和和ROM均需要进行字均需要进行字/位同时扩展位同时扩展 扩展扩展 译码线的选择译码线的选择 参加参加译译码的线数为码的线数为 16 - log 2 8192 = 16 13 = 3根根 则则译译码器的输出有码器的输出有8根，每根输出选中根，每根输出选中64K / 8 =8K的存储的存储 单元，共选中单元，共选中64K个单元。个单元。 8K的保留区地址：的保留区地址： 4000H 5FFFH ，译码器第，译码器第3个输出轮空个输出轮空具体的连接方案如下图所表示具体的连接方案如下图所表示 7 3-8 译码 3 1 0 A15-13 A15-0 A12-0 RAM RAM ROM ROM OE#

42、 MREQ# R/W# CPU D7D0 A CS 8K1 8 片 WE A CS 8K18 片 WE A CS 8K18 片 A CS 8K18 片 2 每个片选译码线选择每个片选译码线选择8K的存储空间的存储空间0000H 3FFFH (16K) :ROM 4000H 5FFFH ( 8K) : 保留区保留区6000H FFFFH (40K): RAM区区 （2） 如果如果ROM存储器芯片采用存储器芯片采用8K8的芯片，的芯片，RAM存储器芯片存储器芯片采用采用4K8的芯片，试画出存储器与的芯片，试画出存储器与CPU的连接图。的连接图。地址空间分布分析：地址空间分布分析： 0000H 3F

43、FFH (16K) : ROM4000H 5FFFH ( 8K) : 保留区保留区6000H FFFFH (40K) : RAM区区需要需要ROM和和RAM的片数量的片数量 需要需要ROM的数量为：的数量为：16K 88K 8= 2需要需要RAM的数量为的数量为 ：40K 84K 8= 10扩展扩展 ROM和和RAM均只需要进行字扩展均只需要进行字扩展54如何选择译码输入如何选择译码输入 ?以大容量的为目标（以大容量的为目标（8k单体），先将容量小的进行扩充单体），先将容量小的进行扩充成中间模块，使容量和位数与大容量的相同。剩余的地成中间模块，使容量和位数与大容量的相同。剩余的地址线再作为译码

44、器的输入址线再作为译码器的输入此时送入译码器的输入地址线的数量为：此时送入译码器的输入地址线的数量为： 16 13 =3 根根 共产生共产生8个译码输出线，每根译码输出线选择的内存个译码输出线，每根译码输出线选择的内存空间范围是：空间范围是： 64K/8 = 8K55 7 3-8 译码 3 1 0 A15-13 A15-0 ROM OE# MREQ# R/W# CPU D7-D0 A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 8K8 D A CE 8K8 D A12-0 2 每个片选译码线选择每个片选译码线选择

45、8K的存储空间的存储空间A11-0 7 3-8译码 3 1 0 A15-13 A15-0 A12 A12 A11-0 RAM ROM OE# MREQ# R/W# CPU D7-D0 A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 8K8 D A CE 8K8 D A12-0 2 每个片选译码线选择每个片选译码线选择8K的存储空间的存储空间57如以小容量的为目标（如以小容量的为目标（4K的单体）的单体） 此时送入译码器的输入地址线的数量为：此时送入译码器的输入地址线的数量为： 16 12 = 4 根根 共产生共产

46、生16个译码输出线，每根译码输出线选择的内存个译码输出线，每根译码输出线选择的内存空间范围是：空间范围是： 64K/16 = 4K显然，为了留出显然，为了留出8K的保留区，必须预留出的保留区，必须预留出2根片选信号根片选信号58以小容量的为目标，每个片选译码输出选择以小容量的为目标，每个片选译码输出选择4K的存储范围的存储范围（3）如果）如果ROM存储器芯片采用存储器芯片采用16K8的芯片，的芯片，RAM存储存储器芯片采用器芯片采用8K8的芯片，试画出存储器与的芯片，试画出存储器与CPU的连接图。的连接图。地址空间分布分析同前地址空间分布分析同前需要需要ROM和和RAM的片数量的片数量 需要需

47、要ROM的数量为：的数量为：16K 816K 8= 1需要需要RAM的数量为：的数量为：40K 88K 8= 5扩展扩展 片选移码可以有两种选择方式片选移码可以有两种选择方式1）以）以16K单体为目标，每个片选译码线选择单体为目标，每个片选译码线选择16K的存储空间的存储空间 注意：注意： 保留区只有保留区只有8K，不能使用一完整的译码输出线，不能使用一完整的译码输出线60 3 2-4 译译码码 2 1 0 A15-14 A15-0 A13 A12-0 RAM ROM OE# MREQ# R/W# CPU D7-D0 A CE 8K8 D WE* A CE 8K8 D WE* A CE 8K8

48、 D WE* A CE 8K8 D WE* A CE 8K8 D WE* A CE 16K8 D 以以16K单体为目标，每个片选译码线选择单体为目标，每个片选译码线选择16K的存储空间的存储空间 61以以8K的单体为目标，每个片选译码线选择的单体为目标，每个片选译码线选择8K的存储空间的存储空间例例3 CPU的地址总线共有的地址总线共有A15 A0，双向数据总线，双向数据总线8根（根（D7 D0），）， 控制总线中与主存有关的信号是控制总线中与主存有关的信号是MREQ，R/W。主存地址空间分配如下：主存地址空间分配如下：0 8191 ： 为系统程序区，由为系统程序区，由ROM组成组成 8192

49、 - 32767 ： 为用户程序区，为用户程序区， 最后最后2K : 地址空间为系统程序工作区。地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器供选用：上述地址为十进制，按字节编址。现有如下存储器供选用：EPROM : 8K x 8位（控制端仅有位（控制端仅有CS）SRAM ： 16K x 1、2K x 8、 4K x 8、 8K x 8 设计该存储器的，并与设计该存储器的，并与CPU相连。相连。 解：先画出主存地址空间分布图和分析译码器的处理解：先画出主存地址空间分布图和分析译码器的处理8K(EPROM)24K(SRAM)30K(空空)2K(SRAM)选用的芯片选用的芯

50、片: EPROM : 8Kx8 1片片 SRAM : 8K x 8 3片片 2K x 8 1片片 译码器的译码器的处理处理64K内存需要地址线：内存需要地址线： 16根根8K的存储体需要地址线：的存储体需要地址线：13根根译码器的输入线译码器的输入线 ： 3根根每个输出选择每个输出选择8K 保留区和保留区和2K容量特殊容量特殊 画图分析画图分析 OE# MREQ# R/W# CPU D7D0 CE 8K8 (RAM2) WE* D CE 8K8 (ROM1) D CE 8K8 (RAM1) D CE 8K8 (RAM3) WE* D CE 2K8 (RAM7) WE* D A10 A0 A11

51、 A12 A13 A15 体号体号 地址范围地址范围16进制值进制值A15A14A13 A12 A0ROM10000 0 0 0 0 0 0 0 0 0 0 0 0 0000H 01FFFH0001 1 1 1 1 1 1 1 1 1 1 1 1 RAM10010 0 0 0 0 0 0 0 0 0 0 0 0 02000H03FFFH0011 1 1 1 1 1 1 1 1 1 1 1 1 RAM20100 0 0 0 0 0 0 0 0 0 0 0 0 04000H05FFFH0101 1 1 1 1 1 1 1 1 1 1 1 1 RAM30110 0 0 0 0 0 0 0 0 0 0

52、 0 0 06000H07FFFH0111 1 1 1 1 1 1 1 1 1 1 1 1 RAM41000 0 0 0 0 0 0 0 0 0 0 0 0 08000H09FFFH1001 1 1 1 1 1 1 1 1 1 1 1 1 RAM51010 0 0 0 0 0 0 0 0 0 0 0 0 A000HBFFFH1011 1 1 1 1 1 1 1 1 1 1 1 1 RAM61100 0 0 0 0 0 0 0 0 0 0 0 0 C000HDFFFH1101 1 1 1 1 1 1 1 1 1 1 1 1 RAM71110 0 0 0 0 0 0 0 0 0 0 0 0 E00

53、0HFFFFH1111 1 1 1 1 1 1 1 1 1 1 1 1 体号体号 地址范围地址范围16进制值进制值A15A14A13 A12A11A10 A0RAM7111000 0 0 0 0 0 0 0 0 0 0E000HE7FFH1 1 1 1 1 1 1 1 1 1 1111010 0 0 0 0 0 0 0 0 0 0E8FFH0EFFFH1 1 1 1 1 1 1 1 1 1 1111100 0 0 0 0 0 0 0 0 0 0F000HF7FFH1 1 1 1 1 1 1 1 1 1 1111110 0 0 0 0 0 0 0 0 0 0F800HFFFFH1 1 1 1 1

54、 1 1 1 1 1 1可见，只有当可见，只有当A12 A11= 11的时，才能选中最后的的时，才能选中最后的2K原方案中，当地址为原方案中，当地址为E000HE7FFH、E8FFH0EFFFH和和F000HF7FFH也能选中也能选中RAM3，这与题意不相符合。，这与题意不相符合。因此，对因此，对RAM4的片选还要做修改的片选还要做修改 3:8译译码器码器 OE# MREQ# R/W# CPU D7D0 CE 8K8 (RAM2) WE* D CE 8K8 (ROM1) D CE 8K8 (RAM1) D CE 8K8 (RAM3) WE* D CE 2K8 (RAM7) WE* D A10

55、A0 A11 A12 A13 A15 & & 168P190P190：4.74.7 4.84.8作业69五、高速存储器五、高速存储器1、问题的提出、问题的提出 (1)CPU和主存速度上存在差异和主存速度上存在差异 (2)一个一个CPU周期内需要多个存储字周期内需要多个存储字60%/yr.DRAM7%/yr.110100100019801981198319841985198619871988198919901991199219931994199519961997199819992000DRAMCPU1982Processor-MemoryPerformance Gap:(grow

56、s 50% / year)Performance“Moores Law”主流主流SDRAM速率：速率：5-10nsDRAM基本速率：基本速率：40ns2、几种解决问题的方法、几种解决问题的方法 (1)主存采用更高速的材料，缩短读写时间；或增加存储器字长主存采用更高速的材料，缩短读写时间；或增加存储器字长 (2)采用并行操作的双端口存储器采用并行操作的双端口存储器 (3)在在CPU和主存间插入高速缓冲存储器（和主存间插入高速缓冲存储器（Cache） (4)在每个存储周期中存取几个字在每个存储周期中存取几个字3、双端口存储器、双端口存储器构造及工作原理：构造及工作原理： 具有相互独立的两组读具有相

57、互独立的两组读/写控写控制电路制电路, 正常情况下各自独正常情况下各自独立进行读立进行读/写写 左右读左右读/写不同单元时不发生写不同单元时不发生冲突冲突 同时存取同一个单元时，发同时存取同一个单元时，发生读写冲突。此时由判断逻生读写冲突。此时由判断逻辑来延时一个读写控制器的辑来延时一个读写控制器的工作并设该端口。工作并设该端口。BUSY=0CY7C026:16K16双口双口SRAM 724、多体交叉存储器组织、多体交叉存储器组织1)多体交叉存储器的工作原理多体交叉存储器的工作原理结构分析及工作原理：结构分析及工作原理：增加了存储器控制部件增加了存储器控制部件总线宽度不变总线宽度不变四个存储器

58、的容量相同，四个存储器的容量相同，各有自己的读各有自己的读写线路、地写线路、地址寄存器、数据寄存器。址寄存器、数据寄存器。各模块的读写过程将重叠各模块的读写过程将重叠进行，对于每个模块而言，进行，对于每个模块而言，读写时间不变，但对读写时间不变，但对CPU而言，在一个存储周期内而言，在一个存储周期内连续访问四个模块。连续访问四个模块。是一种并行存储器结构是一种并行存储器结构742)多体交叉存储器的定量分析多体交叉存储器的定量分析设模块存取周期为设模块存取周期为 T ，总线传送周期，总线传送周期为为 ，交叉模块数，交叉模块数为为m , 实现流水线方实现流水线方式存取，必须满足式存取，必须满足的条

59、件是：的条件是： T = m 即每个模块启动后即每个模块启动后经过经过 时间的延时，时间的延时，就可以启动下一个就可以启动下一个模块。模块。右图为右图为 m=4 时，时，CPU以流水方式访以流水方式访问各个存储器的示问各个存储器的示意图：意图：M0M1M2M3W0W1W2W30123连续读连续读m 个字的时间个字的时间: t1 = T + (m 1) 不采用多体交叉时读不采用多体交叉时读m 个字的时间个字的时间: t1 = Tm (1)顺序放置策略顺序放置策略顺序访问方式的特点顺序访问方式的特点: 相邻的地址在同一存储体内相邻的地址在同一存储体内不同存储体中的地址不相邻不同存储体中的地址不相邻

60、实现简单：用地址的高位译码产生片实现简单：用地址的高位译码产生片选信号选信号不能在一个存储周期内存取多个字不能在一个存储周期内存取多个字实现方法：实现方法： 将字扩展时多余的高位地址送片选译将字扩展时多余的高位地址送片选译码输入。码输入。3)实现存储并行访问的数据放置策略实现存储并行访问的数据放置策略顺序放置策略不能实现存储体顺序放置策略不能实现存储体的并行访问的并行访问(2)数据交叉放置策略数据交叉放置策略交叉方式的特点交叉方式的特点:相邻地址分布在不同存储体中相邻地址分布在不同存储体中同一存储体中的地址不相邻同一存储体中的地址不相邻实现方法：实现方法： 字扩展时，用低位地址作为多余字扩展时，用低位地址作为