QuartusII使用(续)

1、QuartusII工具使用（续）2012/06/01上节遇到问题 工程管理（常识）/工程之间不要相互掺杂，两个毫无关系的工程中的文件不要放在同一个目录下。/新建工程时存放在新建的目录中 文件名与模块名/文件名字与该文件中的模块名字保持一致/命名时不要随便取名字，要能够尽量表达清楚本模块实现功能（良好习惯） 器件匹配/注意板子型号 主芯片型号和EPCS芯片型号 Trex_C1： Cyclone系列EP1C6Q240C8,240pin PQFP封装（图中标识为TQFP，是错误的） EPCS1（图中标识EP1CS1也是错的） /可查看Altera官网器件手册 http:/ TQFP：Thin qua

2、d flat pack PQFP：plastic quad flat packJTAG方式编程步骤 模式选择为：RUN 下载设计生成的SOF(SRAM Object File)编程文件 Power ON 即时生效！（直接配置FPGA中的SRAM） 掉电本次下载即失效/ AS（Active Serial）方式 下载设计生成POF文件（POF是设备相关的，默认情况下是EPCS4 flash，而本开发板采用的是EPCS1，需要转换） / Device - Device and Pin Option - Configuration - 编程完成后，模式置为RUN。（配置数据被写入EPCS1中） Pow

3、er OFF & Power ON（配置存放在EPCS1中，需要重新加载到FPGA中，而加载是在重新上电时进行的） 不是即时生效！下次上电生效关于开发板手册 TREX_C1_UserGuide.pdf 错误 UserGuide 46页对应引脚号的表中 LEDn应为KEYn，47页 LEDn 应为 oSEG7n 看文档时，上下翻翻页，确保正确QuartusII学习资料 Quartus本地帮助文件位置： C:alteraxxquartuscommonhelp可通过菜单help tutorial观看视频教程helpindex 查看在线帮助 Altera网站上 在线教程、应用笔记、白皮书等 Q

4、uartus II在线演示 http:/ 逐步接触英文手册 建议查阅三份文档：1.intro_to_quartus2_chinese.pdf 入门级简介2.quartusii_handbook.pdf 完整手册3.cyclone或cycloneII的器件手册cyc_c5v1.pdf或cyc2_cii5v1.pdf（实验用cyclone器件） 善于查资料！锻炼自学能力流程 设计输入RTL仿真综合synthesis、适配fitting(管脚分配)编程下载 暂不要求：时序分析、工具高级控制 管脚：综合、适配前指定管脚位置 综合：将设计转换为FPGA的primitives网表 适配：将primitiv

5、es网表安排在合适的位置实现 Altera Cyclone系列的FPGA是基于LUT结构的 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。（4位输入共有16中输入情况0000、0001、） 通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM。这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出x1x2x3x4yx1x2yLUTx1x2x3x4y0 x10

6、 x2x3x40 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y01000101010011000 x10 x2x3x40 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y1111111111110000 x1x2x3x4yx1x2x3x4yx1x2yx1x2yLU

7、Tx1x2x3x4y0 x10 x2x3x40 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y01000101010011000 x10 x2x3x40 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y01000101010011000 x10 x2x3x40 00

8、 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y11111111111100000 x10 x2x3x40 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1y1111111111110000F5INCINCLKCECOUTDQCKSRECDQCKRECOG4G3G2G1Lo

9、ok-UpTableCarry&ControlLogicOYBYF4F3F2F1XBXLook-UpTableBYSRSCarry&ControlLogicSLICECOUTDQCKSRECDQCKRECOG4G3G2G1Look-UpTableCarry&ControlLogicOYBYF4F3F2F1XBXLook-UpTableF5INBYSRSCarry&ControlLogicCINCLKCESLICECLB：Configurable Logic Block 可配置逻辑块可配置逻辑块ConfigurableLogicBlockBlock RAMsI/O

10、BlockMultipliers 18 x 18Block RAMsMultipliers 18 x 18Block RAMsMultipliers 18 x 18Block RAMsMultipliers 18 x 18architecture MLU_DATAFLOW of MLU issignal A1:STD_LOGIC;signal B1:STD_LOGIC;signal Y1:STD_LOGIC;signal MUX_0, MUX_1, MUX_2, MUX_3: STD_LOGIC;beginA1=A when (NEG_A=0) elsenot A;B1=B when (NEG

11、_B=0) elsenot B;Y=Y1 when (NEG_Y=0) elsenot Y1;MUX_0=A1 and B1;MUX_1=A1 or B1;MUX_2=A1 xor B1;MUX_3=A1 xnor B1;with (L1 & L0) selectY1=MUX_0 when 00,MUX_1 when 01,MUX_2 when 10,MUX_3 when others;end MLU_DATAFLOW;HDL descriptionCircuit netlistCircuit netlistMappingLUT：Look Up Table 查找表查找表 PlacingCLB SLICESFPGACLB：Configurable Logic Block 可配置逻辑块可配置逻辑块 RoutingProgrammable ConnectionsFPGAPin assignmentLAB2CLOCKCONTROL(0)CONTROL(2)CONT