第八章MOS基本逻辑单元

1、第八章第八章 MOS基本逻辑单元基本逻辑单元n8.1 NMOS逻辑结构逻辑结构n8.2 CMOS逻辑结构逻辑结构n8.4 影响门的电气和物理结构设计的因素影响门的电气和物理结构设计的因素n8.6 传输门逻辑传输门逻辑n8.7 RS触发器触发器n8.9 D触发器触发器 MOS管的串、并联特性管的串、并联特性晶体管的驱动能力是用其导电因子晶体管的驱动能力是用其导电因子来表示的，来表示的，值越大，其驱动能力越强。多个管子的串、并值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？情况下，其等效导电因子应如何推导？一、一、两管串联：两管串联：VdVsIds effVgT1 1T2

2、 2VsVdVgVm设：设：VtVt相同，工作在线性区。相同，工作在线性区。将上式代入（将上式代入（1）得：）得：由等效管得：由等效管得： )1(2211 VVVVVVIDTGMTGDS )2(2222 VVVVVVIMTGSTGDS VVVVVVVVVIIDTGSTGMTGDSDS 22112212221 )4(22 VVVVVVIDTGSTGeffDS 2212112(3)DSGTSGTDVVVVVVI 比较（比较（3）（）（4）得：）得：同理可推出同理可推出N个管子串联使用时，其等效增益因子个管子串联使用时，其等效增益因子为：为：2121eff Niieff111二、两管并联：二、两管并

3、联： 同理可证，同理可证，N个个Vt相等的管子并联使用时：相等的管子并联使用时：)(222121VVVVVVIIIDTGSTGDSDSDS2122effeffDSVVVVVVIDTGSTGNiieff1VdVsIds effVgT1 1T2 2VsVdVgVg8.1 NMOS逻辑结构逻辑结构222()()EOHTEOLOLLTLOLkVVVVkVV221()()()OLOHTEOHTETLOLRVVVVVVV负载是耗尽型负载是耗尽型NMOS管。管。输入都是输入都是0时，两个驱动管同时截止，时，两个驱动管同时截止，输出高电平；输出高电平；有一管输入有一管输入1时，输出低电平；时，输出低电平；8.

4、1.1 NMOS或非门电路或非门电路NMOS或非门或非门ARLkk22()2()()ABOHTEOLOLLTLOLkkVVVVkVV22()()()LOLOHTEOHTETLOLABkVVVVVVVkk可见可见VOL小于只有一个驱动管导通的情况。小于只有一个驱动管导通的情况。设计设计VOL时应考虑时应考虑宽长比最小宽长比最小的驱动管对的驱动管对VOL的影响的影响（原因？）（原因？）8.1.2 NMOS与非门电路与非门电路22,2,|()|2()2()LTLOLAGS ATADS ADS ABOHTBDS BDS BkVVkVVVVkVVVV,OLDS ADS BVVV2212()()() OL

5、OHTEOHTETLOLRVVVVVVV可见与非门的可见与非门的VOL为反相器的两倍为反相器的两倍为了得到与反相器相同的为了得到与反相器相同的VOL需要需要增大驱动管的尺寸。增大驱动管的尺寸。 可以通过将多个驱动管串联的方式得到多输入与非门，可以通过将多个驱动管串联的方式得到多输入与非门，如图如图8.6所示，但是为了得到与反相器相同的所示，但是为了得到与反相器相同的VOL，每个驱，每个驱动管长度应增大动管长度应增大N倍（倍（N为输入端数）。为输入端数）。 NMOS逻辑以或非门为主。逻辑以或非门为主。8.1.3 NMOS组合逻辑电路组合逻辑电路 P139图图8.7为为E/D NMOS的组合逻辑电

6、路，其逻辑关系。的组合逻辑电路，其逻辑关系。 输出低电平输出低电平VOL，最坏情况发生在，最坏情况发生在IL=IA或或IL=IB时，即只有一条支时，即只有一条支路导通时。路导通时。 晶体管器件参数晶体管器件参数W/L的取值：如果的取值：如果(W/L)A和和(W/L)B是最小宽长比是最小宽长比值，则值，则电路可简化为一个二输入的或非电路（为什么？）电路可简化为一个二输入的或非电路（为什么？），此时，此时的的VOL值为：值为： 22,1()()()OLOHTEOHTETLOLR AVVVVVVV22,1()()()OLOHTEOHTETLOLR BVVVVVVV或或图图8.8异或门异或门8.2 C

7、MOS逻辑结构逻辑结构 CMOS逻辑门分析方法与逻辑门分析方法与NMOS相似，但是相似，但是CMOS可以可以设计成设计成无比无比的电路。的电路。CMOS与非门与非门CMOS或非门或非门8.2.1 CMOS互补逻辑互补逻辑8.2.2 伪伪NMOS结构结构提供了一种再提供了一种再CMOS逻辑中模拟逻辑中模拟NMOS电路的方法电路的方法优点：由于输入函数的每个变量仅用优点：由于输入函数的每个变量仅用一个一个MOS管，所以最小负载可以是一个管，所以最小负载可以是一个单位栅极负载。单位栅极负载。而而CMOS负载是两个单位栅极负载。负载是两个单位栅极负载。主要问题：主要问题：“下拉电路下拉电路”导通时要产

8、生导通时要产生静态功耗。静态功耗。()ZABC DE()ZABC DE10Z 高电平8.2.3动态动态CMOS逻辑逻辑其核心是一个其核心是一个NMOS管逻辑块管逻辑块缺点：缺点：1）输入信号只能在预充）输入信号只能在预充期间内改变期间内改变 2）简单的单相时钟动态）简单的单相时钟动态CMOS门不能进行级联门不能进行级联预充管：充电到预充管：充电到VDD求值管：有条件的放电求值管：有条件的放电图图8.14 级连的动态级连的动态CMOS逻辑逻辑N1N2没有继续放电没有继续放电继续放电继续放电预充预充求值求值第二个N型逻辑块的输入求值期间变化了8.4 影响门的电气和物理结构设计的因素影响门的电气和物

9、理结构设计的因素8.4.1 MOS管的串联和并联管的串联和并联（如图（如图8.22所示所示MOS管串联和并联）管串联和并联） m个个NMOS串联下降时间为串联下降时间为tm，k个个PMOS管串联上升管串联上升时间为时间为kt 并联则下降上升时间下降为原来的并联则下降上升时间下降为原来的t/m和和t/k8.4.2 衬偏调制效应衬偏调制效应 与输出端相连的与输出端相连的NMOS管的源极电位与衬底电位不相等，管的源极电位与衬底电位不相等，则该开关管速度就较慢。则该开关管速度就较慢。 （如图（如图8.24a所示）所示） A，B，C三个三个NMOS截止，截止，D管导通之后又截止，将管导通之后又截止，将D

10、管源极电容管源极电容C1充电至高电平；所有输入同时变为高电平，充电至高电平；所有输入同时变为高电平，由于由于D管源极电容管源极电容C1将通过将通过ABC三个管放电，三个管放电，C1电荷被电荷被放掉后放掉后D管才导通，管才导通，D管导通速度较慢。管导通速度较慢。8.4.3 源漏电容源漏电容 在版图设计中常把源漏区合并在一起以减小寄生电容，在版图设计中常把源漏区合并在一起以减小寄生电容，如如NMOS或非门版图中把或非门版图中把NMOS管漏区合并（即使用同一管漏区合并（即使用同一个漏极），从而减小输出端电容。个漏极），从而减小输出端电容。 如图如图8.25 实现函数实现函数F=（A+B+C）D的门电

11、路的门电路 地线可以连接在地线可以连接在1点或点或2点，但选择点，但选择1点是比较合适的。点是比较合适的。因为它连接了因为它连接了3个源区到地。个源区到地。（放电用时较短）8.4.4 电荷的再分配电荷的再分配对于动态门应考虑电荷的再分配效应。对于动态门应考虑电荷的再分配效应。8.6 传输门逻辑传输门逻辑 传输门可分为：传输门可分为：单沟道传输门单沟道传输门和和CMOS传输门传输门。 单沟道传输门仅由单沟道传输门仅由NMOS或或PMOS管构成。管构成。 CMOS传输门由传输门由NMOS和和PMOS并联构成。并联构成。 TGTG单沟道传输门单沟道传输门CMOS传输门传输门VcVinVoutVcVc

12、VinVoutVDDVGND当控制端所加电压使当控制端所加电压使MOS管导通时，传输门呈现低导通电阻，它允许电流向管导通时，传输门呈现低导通电阻，它允许电流向两个方向中的任何一个方向流动。两个方向中的任何一个方向流动。例：如图8.29所示（P154），传输门构成的异或非逻辑8.7 RS触发器 触发器是一种双稳态电路触发器是一种双稳态电路 双稳态电路只有在外界信号作用下，它才能由一种稳定双稳态电路只有在外界信号作用下，它才能由一种稳定状态转变为另一种稳定状态。状态转变为另一种稳定状态。 常见触发器：常见触发器：RS触发器，触发器，D触发器，触发器，JK触发器，施密触发器，施密特触发器。特触发器。

13、 RS触发器是最简单的一种触发器，输入端触发器是最简单的一种触发器，输入端R，S表示置表示置0端和置端和置1端。端。 RS触发器的逻辑关系。（触发器的逻辑关系。（P154） RS触发器真值表。触发器真值表。8.7.1 NMOS RS触发器触发器11图8.31 NMOS RS触发器图8.30 RS触发器分析：由于分析：由于M3,M4是耗尽型晶体管，所以触发器输出高电平是耗尽型晶体管，所以触发器输出高电平是是VOH=VDD假设电路对称，晶体管假设电路对称，晶体管1、2，3、4的宽长比相等，且的宽长比相等，且MR，MS处于截止状态，可得：处于截止状态，可得：221()()|()|OLOHTEOHTETLOLRVVVVVVV8.7.2 CMOS RS触发器触发器图图8.33 CMOS或非门或非门RS触发器触发器或非门触发器或非门触发器11CMOS与非门