第五章 存储器及存储器子系统

1、1微机原理与接口技术微机原理与接口技术第五章 存储器及存储器子系统2第五章第五章 存储器及存储器子系统存储器及存储器子系统5.1 存储器概述5.2 半导体静态存储器5.3 动态RAM存储器5.4 存储器的接口设计 重点掌握5.5 高速缓冲存储器5.6 虚拟存储器35.1 存储器概述存储器概述l存储器的主要技术指标有：存储容量 存储容量存储字数（存储单元数）存储字长（每单元的比特数）存取速度 存取时间TA、存取周期TM。数据传送速率BM BMW/TM（bit/s） W：系统总线宽度体积和功耗 应越小越好可靠性 平均故障间隔时间MTBF越长越好4 5.1.2存储器的分类存储器的分类 l按照存储介质

2、，可分为半导体存储器、磁介质存储器和光存储器。 l按照存储器与CPU的耦合程度，可分为内存和外存。 l按存储器的读写功能，分为读写存储器和只读存储器。 l按掉电后存储的信息可否保持，分为易失性（RAM）存储器和非易失性存储器（ROM）。 55.1.2存储器的分类存储器的分类 l按照数据存取的随机性，分为随机存取存储器按照数据存取的随机性，分为随机存取存储器（RAMRAM）、）、顺序存取存储器（顺序存取存储器（SAMSAM）和直接存取和直接存取存储器（存储器（DAMDAM）。）。 l按访问的串并行性，分为并行存取存储器和串按访问的串并行性，分为并行存取存储器和串行存取存储器。行存取存储器。 65

3、.1.2存储器的分类存储器的分类 l按照存储器的寻址方式，分为按地址寻址的存储器和按按照存储器的寻址方式，分为按地址寻址的存储器和按内容寻址的存储器（内容寻址的存储器（CAMCAM，相联存储器）。相联存储器）。 l按照半导体存储器的信息存储方法，分为静态（按照半导体存储器的信息存储方法，分为静态（S）存）存储器和动态（储器和动态（D）存储器。）存储器。 l按存储器的功能，分为系统存储器、显示存储器、控制按存储器的功能，分为系统存储器、显示存储器、控制存储器等。存储器等。75.1.3内存的基本组成内存的基本组成CPUMARMDR地址译码存储体读写电路内存芯片地址线控制线数据线地址寄存器内存数据寄

4、存器注意方向85.1.4存储系统的层次结构存储系统的层次结构 1 1程序的局部性原理程序的局部性原理CPU高速缓存主存辅存辅助硬件辅助硬软件图图5.2 5.2 存储系统的层次结构存储系统的层次结构cache主存cc(N ,T )mm(N ,T )图图5.3 由由cache和主存构成的两级存储系统和主存构成的两级存储系统 2 2多级存储体系的组成多级存储体系的组成3 3多级存储系统的性能多级存储系统的性能9Cache的命中率： 为综合指标（硬、软件要求） MCCNNNH 已知在一段给定的时间内，CPU共访问cache有Nc次，存取周期为Tc；访问RAM有Nm次，存取周期为Tm，则CPU访问存储器

5、的平均时间：mcaTH1THT）（Cache主存系统的效率：cmacTTH1H1TT）（提高命中率会受到多种因数的限制105.2 半半 导导 体体 静静 态态 存存 储储 器器lSRAM和各种类型的ROM都属于半导体静态存储器。 静态存储器无需复杂的刷新电路，可长期工作在稳定状态。11 RAM的结构和读写原理 RAM 的结构框图I/O端（数据端）画双箭头是因为数据既可由此端口读出，也可写入。125. 2. 1 SRAMSRAM存储器存储器l相对于DRAM而言，SRAM的速度快、接口简单、读写操作简便，但存储密度较高、存储容量较小、价格也比较高，通常在不需要太大的存储容量的小型计算机系统（例如嵌

6、入式系统）中作为RAM存储器使用，或是在多级存储系统中被用于构成cache存储器。131SRAM的基本存储单元 静态存储单元：利用基本RS触发器存储信息。保存的信息不易丢失。掉电后信息将丢失。142SRAM的内部结构与外部特性lSRAM内部一般由行列译码器、存储矩阵、读写控制电路、输入/输出数据缓冲器等组成。 /WE为写使能信号 /OE为输出使能信号 /CS为片选信号 628128128K8SRAMA0A16D0D7OECSWE图5.5 SRAM 628128的管脚信号 21721027128K128K81024K bit15RW16 字线和位线的每个交叉点代表一个存储单元，交叉处接有二极管的

7、单元，表示存储数据为“1”，无二极管的单元表示存储数据为“0”。 习惯上用存储单元的数目表示存储器的容量，并写成“（字数）（位数）”的形式。本例ROM的容量是“4(22)4位”。A1 A0D3 D2 D1 D00 00 1 0 10 11 0 1 11 00 1 0 01 11 1 1 017185.2.2 UV-EPROM存储器lUV-EPROM为紫外线电擦除可编程只读存储器，是用绝缘栅MOS管构成的，它利用与周围完全绝缘的栅极（称浮栅）上是否带有电荷来决定存储的信息是1还是0。27C040512K8EPROMA0A18D0D7OEppVCE/PGM图5.6 EPROM 27C040的管脚信

8、号 512K84024M bit可编程只读存储器是一种用户可直接向芯片写入信息的存储器，这样的 ROM 称为可编程 ROM ，简称 PROM 。向芯片写入信息的过程称为对存储器芯片编程。195.2.3 EEPROM存储器lEEPROM（E2PROM）电可擦除只读存储器是在绝缘栅MOS管的浮栅附近再增加一个栅极（控制栅）。给控制栅加一正电压，就可在浮栅和 漏极之间形成厚度不足200A的隧道氧化物。图5.7 EEPROM 28256的管脚信号 2825632K8EEPROMA0A14D0D7OEWECE20SRAM：（32K8位）（8K8位） EPROM：（2K8位）（8K8位）215.2.4 闪

9、速存储器闪速存储器l1、特点是： P198 (1)-(5)（1）按区块（sector）或页面（page）组织 （2）可进行快速页面写入 （3）具有内部编程控制逻辑 （4）具有在系统编程能力 （5）具有软件和硬件保护能力 221闪存的内部组织（1）闪存的特点： P198 （2）闪存的组织结构有两种： 按页面组织 按区块组织 232闪存芯片举例（1）SST 28EE0202M比特页面式闪存 字长：218256K位长：8位24主要指标 SST 28EEO2O是一种页面式闪存，外部256K8比特组织，内部组织为2048页，每页128个字节。页面写周期为5 ms，平均字节写人时间为39 s，读出时间为1

10、20150 ns。重写次数超过IOO 000次，数据保持时间大于IOO年。接口信号 该芯片的接口信号与一般的SRAM相同，为32脚封装，且管脚兼容，如图5.8所示。其中，A7A17为行地址，决定页面位置；A0A6为列地址，决定页内地址；/CS为片选信号；/WE为写命令线；/OE为读命令线。25（2）SST 28SF0404M比特区块式闪存参见P202图5.9 512K8位263闪存的应用l存储监控程序、引导程序或BIOS等基本不变或不经常改变的程序。l储存在掉电时需要保持的系统配置等不常改变的数据。 l固态盘应用。 具有存取周期较长，非易失性，可在线编程，功耗低，体积小等特点。27E2PROM

11、用于BIOS的存储285.3 动态RAM存储器TCS Cd（寄寄 生生 电电 容容 ）字字 选选 线线XD（ 数数 据据 线线 ）图5.10 单管动态RAM的基本存储单元 动态存储单元是由MOS管的电容Cs和门控管组成的。数据以电荷的形式存储在电容上，电容上的电压高表示存储数据1；电容没有储存电荷，电压为0，表明存储数据0。因存在漏电，使电容存储的信息不能长久保持，为防止信息丢失，就必须定时地给电容补充电荷，这种操作称为 “ 刷新 ” 由于要不断地刷新，所以称为动态存储。295.3.2 DRAM的管脚信号与读写操作1M1DRAMA0A9ODWEIDRASCAS图5.11 DRAM的管脚信号10

12、2410241分时传送：地址线A0A9先传送低位A0A9，再用地址线A0A9传送高位A10A19，30地址线RASCASWEDiDo行地址列地址行地址列地址写数据读数据图5.12 DRAM操作时序 行地址选通信号列地址选通信号31lDRAM的刷新操作是周期性的，整个存储器进行一次刷新操作的时间间隔称为刷新周期。刷新周期一般为2ms，4ms或8ms。5.3.3 DRAM的刷新321 1DRAMDRAM的刷新策略的刷新策略（1）集中刷新（2）分散刷新（隐式刷新）（3）异步刷新332DRAM的刷新模式的刷新模式 （1）只用 信号的刷新模式（2） 在 之前的刷新模式 分别参见分别参见P206图图5.1

13、3及图及图5.14RASCASRAS345.3.4 DRAMDRAM控制器控制器CPUDRAM刷新地址计数器地址多路开关刷新定时器定时发生器仲裁电路地址总线刷新请求刷新地址DRAM地址(分时的行列地址)DRAM控制器读/写控制WERASCAS图5.15 DRAM控制器的结构 35l由于DRAM的存储密度较高，因而非常适于在需要较大容量存储器的系统中作为随机存取存储器。PC微机即采用各种类型的DRAM作为可读写主存。 5.3.5 PC机的DRAM存储器361PC机随机存储器的演变（1）FPM DRAM（Fast Page Mode DRAM）（2）EDO DRAM（Extended Data O

14、ut DRAM）（3）SDRAM（Synchronous DRAM）（4）RDRAM（Rambus DRAM）（5）DDR SDRAM（Double Date Rate SDRAM）372DRAM内存条的接口特性（1）地址信号线（输入）（2）数据信号线（输入/输出） P209（3）控制信号线（4）串行存在探测（SPD）信号线（5）电源38上图：72线SIMM RAM32位下图：30线SIMM RAM8、16位39403 3内存的组织内存的组织基本内存区高端内存区扩充内存区扩展内存区384KB640KB10000HA0000H00000H图5.16 PC机的内存组织 基本内存区DOS使用8位微机

15、内存组织41图5.19 16位微机系统的内存组织 奇地址存储体(高字节)CPU8086地址锁存器偶地址存储体(低字节)地址总线数据总线D15D0D15D8D7D0A0A19A1BHEBHEA0A19A142图5.20 32位微机系统的内存组织 存储体3(最高字节)3BE存储体2(次高字节)存储体1(次低字节)存储体0(最低字节)2BE1BE0BED31D24D23D16D15D8D7D001234567FFFFFFF8FFFFFFFCFFFFFFF9FFFFFFFDFFFFFFFAFFFFFFFEFFFFFFFBFFFFFFFF43l5.4.1存储器的接口信号 存储器通过总线与CPU连接。CP

16、U与存储器之间要交换地址信息、数据信息和控制信息。 5.4 存储器的接口设计A0A16XTACK/WAITCSSIZEMRDMWRD0D7图5.21 存储器的接口信号 445.4.2存储器设计需要考虑的问题 1存储器容量2存储空间的安排3总线上的存储器存取信号及时序4数据总线宽度45存储器容量的扩展存储器的容量：字数(地址线)2位数 位扩展：将多片存储器经适当的连接，组成位数增 多、字数不变的存储器。 方法：用同一地址信号控制 n n个相同字数的RAM/ROMRAM/ROM。46 例：将2561的RAM扩展为 2568的RAM。 即将8块2561的RAM的所有地址线和CS（片选 线）分别对应并

17、接在一起，而每一片的位输出作为整个 RAM输出的一位。 2568的的RAM需2561RAM的芯片数为：812568256一片存储容量总存储容量N将2561的RAM扩展为2568的RAM47（2）字扩展： 将多片存储器经适当的连接，组成字数更多，而位 数不变的存储器。 例：由102410248 8的 RAMRAM扩展为409640968 8的RAM。 共需四片102410248 8的 RAMRAM芯片。 102410248 8的 RAMRAM有1010根地址输入线A A9 9A A0 0。 409640968 8的RAMRAM有1212根地址输入线A A1111A A0 0。选用2 2线-4 4

18、线译码器，将输入接高位地址A A1111、A A1010，输出分别控制四片RAMRAM的片选端。 48由10248的 RAM扩展为40968的RAM49(3) 字位扩展 例：将102410244 4的RAMRAM扩展为204820488 RAM8 RAM。 位扩展需2 2片芯片，字扩展需2 2片芯片，共需4 4片芯片。字扩展只增加一条地址输入线A A1010，可用一反相器便能实现对两片RAMRAM片选端的控制。 字扩展是对存储器输入端口的扩展， 位扩展是对存储器输出端口的扩展。 当 位线和字线都需要扩展时，一般是先进行位扩展，然后再进行字扩展。 50将10244的RAM扩展为20488 RAM

19、51P285 7.1.6 I/O端口地址译码lI/OI/O端口地址译码电路的作用是把地址信号和控端口地址译码电路的作用是把地址信号和控制信号进行逻辑组合，从而产生对接口芯片的制信号进行逻辑组合，从而产生对接口芯片的选择信号。选择信号。 521.利用门电路进行地址译码利用门电路进行地址译码 AENA3A4A5A6A7A8A974LS32IORCS口地址：348H34FHIORAENA0A1A2A3A4A5A6A7A8A9Y74LS3274LS3074LS20口地址2F4H图图7.87.8（a a） I/O I/O端口译码电路示意图端口译码电路示意图 图图7.87.8（b b） I/O I/O端口

20、全译码电路示意图端口全译码电路示意图 532.利用译码器进行地址译码利用译码器进行地址译码 l利用译码器芯片（例如利用译码器芯片（例如74LS138译码器）对地译码器）对地址信号进行译码，译码器芯片有址信号进行译码，译码器芯片有2:4，3:8，4:16等各种规格。等各种规格。 545556图图7.9 利用译码器进行译码的全译码电路利用译码器进行译码的全译码电路 A3A4A6A8A9A5A7AENA0A1A2ABCG2AG2BG174LS138Y0Y1Y2Y3Y4Y5Y6Y7358H359H35AH35BH35CH35DH35EH35FH573.3.利用开关和比较器进行地址译码利用开关和比较器进

21、行地址译码 l若用户要求扩展板的口地址能够适应不同的地若用户要求扩展板的口地址能够适应不同的地址分配，利用开关式地址可选译码器。图址分配，利用开关式地址可选译码器。图7.10是一开关式可选译码电路。是一开关式可选译码电路。 58图图7.10 开关式可选择译码电路开关式可选择译码电路IORIOWA0A1A2A3A4A5A6A7A8A9AEN+5VDIP+5VQ7Q6Q5Q0Q1Q2Q3Q4P0P1P2P3P4P5P6P7P=QLS688LS138+5VG1G2BG2AABCG1G2BG2AABCLS138Y0Y1Y2Y3Y4Y5Y6Y7Y0Y1Y2Y3Y4Y5Y6Y7595.4.3存储器设计举例

22、 例5.1 在PC/XT总线上用65256扩充64KBRAM。地址空间为E0000HEFFFFH。采用32K8位的62256（SRAM）。地址：A0A14 寻址空间21532K数据：8位管脚：DIP2860 由于PC/XT是8位数据总线，20位地址总线，而题目要求是在其中的16条地址线进行寻址。 /MEMR为存储器读信号，/MEMW为存储器写信号。 暂不考虑等待问题。地址空间为E0000HEFFFFH：1110 0000 0000 0000 0000b 1110 0111 1111 1111 1111b 1110 1000 0000 0000 0000b 1110 1111 1111 1111

23、 1111b片选信号根据11100、11101译出芯片的片选信号/CS1、/CS2：/CS1=/(A19A18A17/A16/A15)/CS2=/(A19A18A17/A16A15)画出电路逻辑图61/OE=/RD /WE=/WR62例5.2 在PC/AT总线上用62256扩充64KBRAM。地址空间为0E0000H0EFFFFH。由于PC/AT是16位数据总线，24位地址总线，而题目要求是在其中的16条地址线进行寻址。 同样有：/MEMR为存储器读信号，/MEMW为存储器写信号。暂不考虑等待问题。 /BHE、A0分别为高位字节使能信号(奇地址存储体)、低位字节使能信号(偶地址存储体)。地址空

24、间为0E0000H0EFFFFH：0000 1110 0000 0000 0000 0000b 0000 1110 1111 1111 1111 1110b 0000 1110 0000 0000 0000 0001b 0000 1110 1111 1111 1111 1111b片选信号根据00001110及0、00001110及1译出芯片的片选信号/CS1、/CS2：/CS1=/(/A23/A22/A21/A20A19A18A17/A16/A0)/CS2 =/(/A23/A22/A21/A20A19A18A17/A16/BHE)画出电路逻辑图偶址奇址15位63A0=0/BHE=064例5.3

25、 P217 32位微机系统存储器设计 65讨论：讨论：8086的的16位存储器接口（位存储器接口（AT）l数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何产生？如何连接？如何连接？668086的的16位存储器接口位存储器接口l读写数据有以下几种情况：读写从偶数地址开始的16位的数据读写从奇数地址开始的16位的数据读写从偶数地址开始的8位的数据读写从奇地址开始的8位的数据l8086读写16位数据的特点：读16位数据时会读两次，每次8位。l

26、读高字节时BHE=0，A0=1；l读低字节时BHE=1，A0=0l每次只使用数据线的一半：D15-D8 或 D7-D0写16位数据时一次写入。lBHE和A0同时为0l同时使用全部数据线D15D067l两种译码方法独立的存储体译码器l每个存储体用一个译码器；l缺点：电路复杂，使用器件多。独立的存储体写选通l译码器共用，但为每个存储体产生独立的写控制信号但无需为每个存储体产生独立的读信号，因为8086每次仅读1字节。对于字，8086会连续读2次。l电路简单，节省器件。681）独立的存储体译码器D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7

27、-D0D7-D064KB8片64KB8片CS#Y0#Y7#Y0#Y7#CBAA19A18A17CBAA19A18A17CS#G1G2A#G2B#G1G2A#G2B#OE#WE#OE#WE#MEMR#MEMW#BHE#A0VccVcc注注意意这这些些信信号号线线的的连连接接方方法法MEMW#信号同时有效，但只有一个存储体被选中信号同时有效，但只有一个存储体被选中692）独立的存储体写选通D15-D9D8-D0D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A16-A1A15-A0A15-A0D7-D0D7-D064KB8片64KB8片CS#Y0#Y7#CBAA19A18A17C

28、S#G1G2A#G2B#OE#WE#OE#WE#MEMR#BHE#A0VccGNDMEMW#11每个存储体用不同的读控制信号每个存储体用不同的读控制信号70l利用一级cache，可使存储器的存取速度提高410倍。l本节将介绍cache的地址变换原理以及替换算法，并且只考虑使用一级cache的情况。5.5 高高 速速 缓缓 冲冲 存存 储储 器器 程序的局部性原理程序的局部性原理715.5.1 cache的工作原理的工作原理 1 1为引入为引入cachecache必须解决的问题：必须解决的问题：（1）希望希望CPU要访问的绝大多数信息都保存在要访问的绝大多数信息都保存在cache中，即：使得命中

29、中，即：使得命中率接近率接近1。（2）希望）希望cache对对CPU来说是透明的，即来说是透明的，即cache与主存共同组成内存。与主存共同组成内存。2 2带有带有cachecache的存储系统的结构：的存储系统的结构：（1 1）CPUCPU送出的地址保存在送出的地址保存在cachecache控制部件内的主存地址寄存器控制部件内的主存地址寄存器MAMA中。中。（2 2）用）用MAMA中的地址作为关键字进行检索。中的地址作为关键字进行检索。（3 3）若检索成功，直接访问）若检索成功，直接访问cachecache。（4 4）若检索不成功，则访问主存，并将此地址附近的内容送）若检索不成功，则访问主存

30、，并将此地址附近的内容送cachecache。72图图5.26 5.26 cachecache的工作原理的工作原理735.5.2 cache地址映射和地址变换l地址映射方法有三种： 1全相联映射：由主存的任一页映射到cache的任一页。 2直接映射：主存的页号B和cache的页号b必须满足： 3组相联映射：在cache和主存分页的基础上，再将主存和cache 都分组。见P220图5.27m-pm-pbBmod2 2是cache的总页数Cache的容量为2m每页的大小为2p主存的容量：2ncache总页数为2m-p75图5.27 组相联映射及其变换 765.5.3替换算法1随机替换法2先进先出（FIFO）算法3最近最少使用（LRU：Least Recently Used）算法4最久没有使用（LFU：Least Frequently Used）算法当cache未被命中时，CPU访问主存，并把数据所在的页调入cache，替换原cache页内容。采用的替换方法有：775.5.4cache的一致性问题更新算法l导致主存和