信号完整性分析_第一讲_03012013

1、信号完整性分析信号完整性分析Signal Integrity 4040学时学时/2/2学分学分孙利国孙利国中国科技大学信息学院电子工程与信息科学系中国科技大学信息学院电子工程与信息科学系课程内容课程内容第一讲第一讲: : 信号完整性分析概论（信号完整性分析概论（Introduction to Signal Introduction to Signal Integrity)Integrity)第二讲第二讲: : 信号完整性的传输线理论（信号完整性的传输线理论（ Ideal Transmission Ideal Transmission Line Fundamental Line Fundamen

2、tal ）第三讲第三讲: : 串扰（串扰（Crosstalk Crosstalk ）第四讲第四讲: : 非理想互联非理想互联 （ Non-ideal Interconnect Issue) Non-ideal Interconnect Issue) 第五讲第五讲: : 连接器连接器, ,封装封装, ,和过孔和过孔 (Connectors, Package, and (Connectors, Package, and Vias)Vias)第第六讲：非理想返回路径，开关噪声，电源分配六讲：非理想返回路径，开关噪声，电源分配（Nonideal Return Paths, Simultaneous S

3、witching Nonideal Return Paths, Simultaneous Switching Noise, and Power Delivery )Noise, and Power Delivery )第七讲第七讲: I/O : I/O 缓存器模型缓存器模型 (Buffer Modeling)(Buffer Modeling)第八讲第八讲: : 数字时序分析数字时序分析 (Digital Timing Analysis)(Digital Timing Analysis)考核及其它考核及其它 教科书教科书教科书：新版本教科书：新版本参考书一参考书一参考书二参考书二参考书三参考书三

4、其它参考书其它参考书其它参考书其它参考书第一讲第一讲 信号完整性分析概论信号完整性分析概论高速数字电路设计研究的内容 信号完整性问题的提出信号完整性的含义信号完整性的模型和仿真软件信号完整性的测量技术信号完整性的一些基础知识 建议参考建议参考11 S Hall, G Hall, and J McCall, High-Speed Digital S Hall, G Hall, and J McCall, High-Speed Digital System Design: A Handbook of Interconnect Theory and System Design: A Handbook

5、 of Interconnect Theory and Design Practice, Chapter 1Design Practice, Chapter 1。22 Eric Bogatin, Eric Bogatin, 李玉山等译，李玉山等译，“信号完整性分析信号完整性分析”，第一、二，第一、二章章33 Howard Johnson, Howard Johnson, 沈立等译，沈立等译，“高速数字设计高速数字设计”，第一章，第一章4 陈伟等，“高速电路信号完整性分析与设计高速电路信号完整性分析与设计”，第一章，第一章5 李征帆等，“微波与高速电路理论微波与高速电路理论”，第一章，第一章高速

6、数字电路设计研究的内容 信号完整性 ( Signal Integrity )(本课程讲授内容)电源完整性 ( Power Integrity)电磁兼容 ( Electromagnetic Compatibility)高速数字电路设计流程 高速数字电路设计研究的内容 现代高速电路设计，信号完整性(SI)分析是重要环节: 分析信号完整性问题的起源，利用经验法则、解析近似、数值仿真和实际测量等方式，找出最优的解决方案。利用传统设计方法设计高速数字电路，不考虑信号完整性，很难做到首件产品一次成功信号完整性问题的提出基本数字信号：1 和 0。高电压代表 1,低电压代表 0.通常有一个高门限电压Vh,低门

7、限电压Vl。电压高于Vh,视为高电平。电压低于Vl,视为低电平。系统应当保证在任何情况下，发射端送出的高电平信号在接收端不会低于Vh ，发射端送出的低电平信号在接收端不会高于Vl 。以确保数据的完整性。理想情况下,高低电平的切换时间应为零,实际情况下,总有一定的上升(RT)和下降时间.信号完整性问题的提出数字信号信号完整性问题的提出在高速电路中,信号的上升时间取取决于晶体管的开关时间.随着晶体管特征尺寸的持续减小,上升边必然持续减小,时钟频率也必然持续提高,提高时钟频率是数字电路发展的趋势.在大多数高速数字系统中,分配的上升边大约为时钟周期的10%.一般上升时间定义为终值的10%-90%这段时

8、间.信号完整性问题的提出当时钟频率为100MHz-1GHz时,周期为10ns-1ns,上升时间为1ns-0.1ns.考虑到PCB(FR4)上电磁波的传播速度为150mm/ns (C=300mm/ns,V=C/sqrt(r), FR4的r近似为4）， 上升时间所覆盖的长度为150mm-15mm,这意味着,上升时间所覆盖的长度已经和电路板的尺寸相比拟.这时的电路板上的互连线已不再是集中参数系统,而是分布参数系统.信号完整性问题的提出 互联线（Interconnect)是一个完整的连接发射端和接收端的信号传播路径，不仅包括信号连线,还包括芯片的封装，连接器，插槽以及其它附加结构。互连线的分步参数效应

9、造成了高速数字电路的信号完整性问题.应当注意的是,如上升时间短,即使时钟频率低,也会带来隐患.信号完整性问题的提出 低速时,互连线不曾影响系统性能,可以说,对信号来讲互连线是透明的。互连线可以看着是一条没有时延的导线。高速时，互连线影响系统性能,可以说,对信号来讲互连线不再透明。互连线不只是一条导线，而且是一个分布着寄生参数(电感,电容,电阻)的可以带来时延的导体。当导体连线被认为是电感和电容的组合时,就被视为传输线.在微波电路中，判断导体连线是否为传输线,需要将导体的物理尺寸与信号波形中最大频率的波长相比较，只要电路长度超过波长的1/10，即认为是传输线；在信号完整性分析中，只要电路长度超过

10、上升时间所覆盖长度的1/10 （有些文献为1/6）,就可以被认为是传输线了.如100MHz时钟,周期为10ns,上升时间为1ns.考虑到PCB(FR4)上电磁波的传播速度为150mm/ns,上升时间所覆盖的长度为150mm,所以只要电路尺寸大于15mm,就被认为是传输线。信号完整性( Signal Integrity ）的定义 从广义上说,信号完整性是指在高速产品中由互连线引起的所有问题，这些问题可以归结为三大类：噪声、电磁干扰、时序 。 Signal Integrity refers, in its broadest sense, to all the problems that arise

11、 in high-speed products due to the interconnects. All of these problems fall into one of the following categories: Timing, Noise, Electromagnetic interference (EMI).它主要研究互连线与数字信号相互作用时其电气特性参数如何影响高速产品的性能。 It is about how the electrical properties of the interconnects, interacting with the digital sign

12、als voltage and current waveforms, can affect performance.信号完整性的含义 互连线对高速电路的影响上,大部分为噪声问题振铃,反射,近端窜扰,开关噪声,非单调性,地弹,电源反射,容性负载等信号完整性的含义 信号完整性问题的一个例子:振铃信号完整性的含义所有信号完整性噪声问题归结为四类单一网络的信号质量信号路径和返回路径上由于阻抗突变而引起的反射和失真两个和多个网络间的串挠回路间耦合的互电感和互电容电源和地分配中的轨道塌陷电源/地网络中的阻抗压降整个系统的电磁干扰和辐射信号完整性的含义 信号完整性的含义 单一网络的信号质量网络由系统中所有连

13、接在一起的金属组成,不仅包括信号路径,而且包括返回路径.信号从发射端输出时,将互连线看成一个阻抗网络,当信号沿互连线传播时,它不断感受到互连线引起的瞬态阻抗的变化.如果信号感受到的阻抗不变,信号就不失真,一但阻抗发生变化,信号就会发生反射,并在通过互连线余下部分时发生失真,如果阻抗改变程度足够大,失真就会导致错误的触发,信号完整性的含义 信号完整性的含义 单一网络的信号完整性问题单一网络的信号质量横截面,布线拓扑结构的变化,以及附加元件都会引起阻抗的变化如线宽变化,不同层转换,返回路径平面上的间隙,接插件,分支线,T型线,桩线,网络末端,最常见的突变发生在线条端点处.减小阻抗突变的方法: 使用

14、阻抗为常量的线条(如均匀传输线),布线上使用保持阻抗不变的拓扑结构,在关键地方放置电阻来控制反射.信号完整性的含义 单一网络的信号质量任何突变对信号产生的影响与信号上升边有关,随着上升边变短,失真的幅度增大.随着频率升高和上升边缩短,让信号所感受到的阻抗保持不变越来越重要,达到这一要求的方法是使用可控阻抗互连线,封装无法采用可控阻抗时,应使引线尽量短.信号完整性的含义 串挠当信号在一个网络传播时,一些信号会耦合(容性耦合和感性耦合)到邻近的静态网络.对于均匀传输线,容性耦合和感性耦合大小相当,但在静态线的近端和远端的叠加方式不同(近端串扰和远端串扰)感性耦合主导时,串扰归为开关噪声,同时开关噪

15、声(SSN),同时开关输出噪声(SSO)等. SSO噪声逐渐成为接插件和封装设计中最重要的问题.了解容性耦合和感性耦合的本质,就可以通过优化相邻信号线的设计而减小耦合.信号完整性的含义 信号完整性的含义 串扰信号完整性的含义 同时开关输出噪声(SSO)轨道塌陷噪声当通过电源和地路径的电流发生变化时,在电源路径和地路径间的阻抗上将产生一个压降，这个压降意味着供给芯片的电压减小了,可以看着是电源和地之间的电压减小或塌陷.低电压,大电流使轨道塌陷噪声更严重.设计电源和地分配的目标是使电源分配系统(PDS)的阻抗最小.设计低阻抗PDS应考虑以下特性:电源和地平面应尽量靠近,低电感的去耦电容,封装时安排

16、多个很短的电源和地引脚.信号完整性的含义 信号完整性的含义 轨道塌陷噪声电磁干扰(EMI)当时钟频率在100MHz-1GHz范围内,它的谐波会落在无线通信的波段,对通信产生干扰.电磁干扰有内部干扰(noise)和外部干扰(interference)电磁兼容:不因电磁干扰而降低性能,本身产生的辐射低于核定的水平.电磁干扰产生的条件:干扰源,传播干扰的途径,干扰对象的响应信号完整性的含义 信号完整性的两个重要推论随着上升时间的减小,噪声问题必然增加,信号完整性问题更加严重.而上升边的持续缩短是电子产业的一般趋势,这说明,目前一个可能没有问题的设计,到下一代设计中就可能出现致命的问题,解决信号完整性

17、问题的有效方法很大程度上基于对互连线阻抗的理解,对阻抗有清晰的认识,并能把互连线的物理设计与互联线的阻抗联系起来,在设计过程中就能消除许多信号完整性问题.信号完整性的含义 信号完整性的模型和仿真软件 模型与建模建模(Modeling)是指为元器件建立一种电气表征模型.有源器件(如晶体管和输出驱动器)的模型和无源器件(互连线和分立无源元件)的模型完全不同.有源器件的模型通常是SPICE兼容模型,或输入输出缓冲接口规范( IBIS)模型.信号完整性的模型和仿真软件 有源器件的SPICE模型 理想源和无源器件的组合,或基于晶体管几何结构的专用晶体管模型,它由两部分组成：模型方程式和模型参数，由于SP

18、ICE包含了驱动器的具体特征和工艺技术的有关信息,大多数厂商都不愿提供.有源器件的IBIS模型定义输入或输出的V-I和V-t特性响应的一种行为模型，也叫做I/O模型，它的主要优点是IC厂商提供器件驱动器的IBIS模型,而不泄漏晶体管几何结构的技术产权信息.信号完整性的模型和仿真软件 仿真工具 电磁(EM)仿真器 在时域和频域,对麦克斯韦方程式进行求解.仿真出各个位置的电场和磁场 电路仿真器 在时域和频域,对各种电路元件对应的差分方程求解,并用基尔霍夫电流电压关系给出各个节点的电压和电流. 行为仿真器 时域进行,使用表格,传输线模型,以及传递函数的无源元件模型,采用传递函数求出各节点的电压和电流

19、. 常用的仿真工具 HyperLynx, Apsim, ICX3.0, SPECCTRAQuest, Siwave, Hot-Stage4等阻抗分析仪频域测量: 100Hz-40MHz矢量网络分析仪(VNA)频域测量: 几KHz-50GHz以上时域反射仪（TDR)时域测量：发射信号上升边：35ps-150ps信号完整性的测量技术 信号完整性的一些基础知识 理想方波的付里叶级数展开 拐点频率 集中系统和分布系统 时间与距离Square wave:Y = 0 for - x 0 and Y=1 for 0 x Y = 1/2 + 2/pi( sinx + sin3x/3 + sin5x/5 + s

20、in7x/7 + sin(2m+1)x/(2m+1) + ) 1 2 3 4 510- 2 3 11 + 21 + 2 + 31 + 2 + 3 + 41 + 2 + 3 + 4 + 5理想方波的付里叶级数展开理想方波的上升时间为零,它不是真实世界的波形无穷多正弦波的叠加形成理想方波,如有限次的叠加,谐波越多,越接近方波.叠加的谐波越多,上升时间越短.如用带宽BW表示频谱中有效的最高谐波分量,则带宽越大,上升时间RT越短.公式为BW(GHz)=0.35/RT(ns)理想方波的付里叶级数展开理想方波的付里叶级数展开叠加的谐波越多,上升时间越短3dB Frequency3dB FrequencyI

21、t can be derived from the response of a step function into a RC filter with time constant t TrFdB35. 03RC )1 (/tttSCeVVVSRCSCRVVVSCCVVdtdVRCTime domainFrequency domaintjVCRjVVSSC111121112tSSCVVVtt1133dBdB3dB FrequencySetting V=0.1Vinput and V=0.9Vinput allows the calculation of the 10-90% risetime i

22、n terms of the time constant (time domain):ttt195. 2105. 03 . 2%10%90%9010tttThe frequency response of single-pole exponential rise edge is (frequency domain): dBdBFF332121ttSubstituting into the step response yieldsdBdBFFt33%901035.02195.2Estimating the Frequency Content The frequency response of t

23、he network with time constant t will degrade a step function to a risetime of t10-90% The frequency response of the network determines the resulting rise time The majority of the spectral energy will be contained below F3dB This is a good “back of the envelope” way to estimate the frequency response

24、 of a digital signal. dBFt3%901035.0Edge time factorIf Tr is 1nS, Fknee is 500MHz. If Tr is 1nS, Fknee is 500MHz. Below Fknee, most energy in digital Below Fknee, most energy in digital pulses concentrates.pulses concentrates.Tr is the 10-90% edge rise time.Tr is the 10-90% edge rise time.rkneeTF5 .

25、 0拐点频率(Knee Frequency)理想方波的谐波下降速率近似于1/f,实际波形谐波幅度开始明显偏离理想方波时的频率,称之为拐点频率FkneeFknee.任何在FkneeFknee内(包括Fknee)Fknee)有平坦频率响应的电路,可以允许一个数字信号几乎无失真地通过数字电路在FkneeFknee以上的频率特性对于它如何处理数字信号几乎没有影响.拐点频率(Knee Frequency)Spectral power densityFlip-flop digital signal The amplitude of the the sinusoid components are used to construct the “frequency envelope” Output of FTFrequency Spectrum of Digital Signals1357 9 .Harmonic Number20dB