ch81数字系统设计

1、数字系统设计数字系统设计标准中小规模数字集成电路标准中小规模数字集成电路 中小规模数字集成电路主要有中小规模数字集成电路主要有TTL系列和系列和CMOS系列，种类多、品种齐、价格便宜。原则系列，种类多、品种齐、价格便宜。原则上说，任何复杂的数字系统均可由上述电路构成。上说，任何复杂的数字系统均可由上述电路构成。 常用的中规模集成电路有：译码器、寄存器、常用的中规模集成电路有：译码器、寄存器、锁存器、计数器、多路模拟开关等。锁存器、计数器、多路模拟开关等。三种输出结构：三种输出结构：OC、推拉、三态。、推拉、三态。数字系统设计数字系统设计参参 数数符符 号号74LS系列系列CD4000系列系列7

2、4HC系列系列输入高电平输入高电平VIH(min)2V3.5V3.5V输入低电平输入低电平VIL(max)0.8V1.5V1V输出高电平输出高电平VOH(min)2.7V4.6V4.4V输出低电平输出低电平VOL(max)0.5V0.05V0.1V输入高电平电流输入高电平电流IIH(max)20A0.1A0.1A输入低电平电流输入低电平电流IIL(max)0.4mA0.1A0.1A输出高电平电流输出高电平电流IOH(max)0.4mA0.51 mA4 mA输出低电平电流输出低电平电流IOL(max)8mA0.51 mA4 mA传输延迟时间传输延迟时间tpd15nS74LS系列，系列，CD400

3、0系列、系列、74HC系列主要参数系列主要参数 数字系统设计数字系统设计设计任务设计任务1 1计时范围计时范围00990099秒。秒。2 2具有启停控制功能。启动时，秒表从具有启停控制功能。启动时，秒表从0000秒开始秒开始计时；停止时，秒表显示当前时间值。计时；停止时，秒表显示当前时间值。数字系统设计数字系统设计原理框图原理框图 数字系统设计数字系统设计振荡电路设计振荡电路设计 2ln212121CRRTTT）（取C1=0.33uFk437 . 0100.3310102ln263121CTRR 取R2=15k，则R1=13k，由9.1k固定电阻和10k可变电阻组成。数字系统设计数字系统设计分

4、频电路分频电路 十进制计数器十进制计数器/分频器，由一个分频器，由一个5位约翰逊计数位约翰逊计数器和一个器和一个10线译码器两部分组成。线译码器两部分组成。数字系统设计数字系统设计用用CD4017构成的十分频电路的连线图构成的十分频电路的连线图 数字系统设计数字系统设计计数电路计数电路 数字系统设计数字系统设计计数器电路的连线图计数器电路的连线图 数字系统设计数字系统设计数字系统设计数字系统设计数字系统设计数字系统设计显示电路显示电路数字系统设计数字系统设计启停控制电路启停控制电路 启动控制：当启动信号发出时，确保秒表从启动控制：当启动信号发出时，确保秒表从0.00.0秒开始计时，然后秒表一直

5、在秒开始计时，然后秒表一直在0.00.09.99.9秒后之秒后之间循环计时。间循环计时。 停止控制：当停止信号发出时，秒表立即停止停止控制：当停止信号发出时，秒表立即停止计时，并显示当前时间值。计时，并显示当前时间值。数字系统设计数字系统设计启停控制电路启停控制电路 设计一设计一4 44 4 二进制乘法器二进制乘法器数字系统设计数字系统设计 输入信号：输入信号：4位被乘数位被乘数A（A3 A2 A1 A0），），4位乘数位乘数B（B3 B2 B1 B0），启动信号），启动信号START。 输出信号：输出信号：8位乘积位乘积P（P7 P6 P5 P4 P3 P2 P1 P0），结束信），结束信号

6、号END。设设A=1011，B=1101，则乘法运算过程和运算结果为，则乘法运算过程和运算结果为：1 0 1 11 0 1 11 1 0 11 1 0 11 0 1 11 0 1 10 0 0 00 0 0 01 0 1 11 0 1 11 0 1 11 0 1 11 0 0 0 1 1 1 11 0 0 0 1 1 1 1乘法运算可分解为乘法运算可分解为加法加法和和移位移位两种操作。两种操作。 部分积部分积P右移右移1位后与位后与A相加。最终的部分积相加。最终的部分积P即为即为A与与B的乘积。在运算过程中，若某一位的乘积。在运算过程中，若某一位 Bi=0，则只移位不累加，则只移位不累加。数字

7、系统设计数字系统设计数字系统设计数字系统设计乘法器的算法流程乘法器的算法流程 数字系统设计数字系统设计电路划分：数据处理单元电路划分：数据处理单元+ +控制单元控制单元 数字系统设计数字系统设计REGA模块的设计 数字系统设计数字系统设计数字系统设计数字系统设计library IEEE；use IEEE.std_logic_1164.all；entity REGA is port（CP，LD：in std_logic； D：in std_logic_vector（3 downto 0）； Q：out std_logic_vector（3 downto 0）；end REGA；architect

8、ure one of REGA is signal IQ：std_logic_vector（3 downto 0）；begin 数字系统设计数字系统设计process（CP，D） begin if （CPevent and CP=1） then if LD=1 then IQ=D； end if； end if； Q NULL； when “01”= IQ IQ NULL； end case； end if； Q =IQ； end process；end；数字系统设计数字系统设计REGS模块的设计模块的设计library IEEE；use IEEE.std_logic_1164.all；ent

9、ity REGS is port （CP，CLR，DIR：in std_logic； S：in std_logic_vector（1 downto 0）； D：in std_logic_vector（4 downto 0）； Q：out std_logic_vector（4 downto 0）；end REGS；数字系统设计数字系统设计architecture one of REGS is signal IQ：std_logic_vector（4 downto 0）；begin process（CP，D，S，CLR） begin if （CLR=1） then IQ0）； elsif （CPe

10、vent and CP=1） then case S is when “00” = NULL； when “01” = IQ IQ NULL； end case； end if； Q=IQ； end process；end；数字系统设计数字系统设计CNT模块的设计模块的设计 library IEEE；use IEEE.std_logic_1164.all；use IEEE.std_logic_unsigned.all；entity CNT isport（CP，CLR，CS：in std_logic； CO：out std_logi）；end CNT；数字系统设计数字系统设计signal QQ：

11、std_logic_vector（2 downto 0）；begin process（CP，CLR，CS) begin if （CLR=1）then QQ=“000”； elsif （CPevent and CP=1） then if CS=1 then if （QQ=4） then QQ=“000”； else QQ=QQ+1； end if； end if； end if； end process；数字系统设计数字系统设计process（QQ） begin if （QQ=4） then CO=1； else CO=0； end if； end process；end；数字系统设计数字系统设

12、计ADDER模块的设计模块的设计library IEEE；use IEEE.std_logic_1164.all；use IEEE.std_logic_unsigned.all；entity ADDER is port（A：in std_logic_vector（3 downto 0）； B：in std_logic_vector（3 downto 0）； C：out std_logic_vector（3 downto 0）； COUT：out std_logic）； end；数字系统设计数字系统设计Architecture one of ADDER issignal CRLT：std_log

13、ic_vector（4 downto 0）； signal AA，BB：std_logic_vector（4 downto 0)； begin AA =0& A； BB =0& B； CRLT=AA+BB； C=CRLT（3 downto 0）； COUT if （start =1） then next_state=S1； else next_state NEXT_STATE NEXT_STATE if（I4=1） then NEXT_STATE =S0； else NEXT_STATE ENDD=1；CLR=0；CA=0；CB1=0；CB0=0；CS1=0；CS0=0；CC ENDD=0；CLR=1；CA=1；CB1=1；CB0=1；CS1=0；CS0=0；CC if （BI=1） then ENDD=0；CLR=0；CA=0；CB1=0；CB0=0；CS1=1；CS0=1；CC=