基于QUARTUS的EDA课程设计数字频率计的仿真

1、精选文档成 绩 评 定 表同学姓名班级学号专 业课程设计题目评语组长签字：成果日期 201年月日课程设计任务书学 院专 业同学姓名班级学号课程设计题目实践教学要求与任务:一、内容及要求： 利用所学的EDA设计方法设计数字频率计，娴熟使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。1调试底层模块，并时序仿真。2.设计顶层模块，并时序仿真。3.撰写课程设计报告，设计报告要求及格式见附件。二、功能要求：设计一个思维十进制的数字频率计。要求具有以下功能;(1) 测量范围：1HZ10HZ。(2) 测量误差1(3) 响应时间15s。(4) 显示时间

2、不小于1s。(5) 具有记忆显示的功能。即在测量过程中不刷新数据。等数据过程结束后才显示测量结果。给出待测信号的频率值。并保存到下一次测量结束。包括时基产生与测评时序把握电路模块。以及待测信号脉冲计数电路模块和锁存与译码显示把握电路。工作方案与进度支配:课程设计时间为10天（2周） 1、调研、查资料1天。 2、总体方案设计2天。 3、代码设计与调试5天。 4、撰写报告1天。 5、验收1天。指导老师： 201年月日专业负责人：201年月日学院教学副院长：201年月日名目1.设计要求22、设计目的23.总体设计思路及解决方案23.1相关学问23.3、设计思路及解决方案44.分层次方案设计及代码描述

3、54.1底层程序源码54.2顶层程序源码105.各模块的时序仿真结果126.设计心得15数字频率计课程设计1.设计要求设计一个四位十进制的数字频率计。要求具有以下功能：（1）测量范围：1HZ10HZ。 (2) 测量误差1（3）响应时间15s。（4）显示时间不小于1s。（5）具有记忆显示的功能。即在测量过程中不刷新数据。等数据过 程结束后才显示测量结果。给出待测信号的频率值。并保存到 下一次测量结束。（6）包括时基产生与测评时序把握电路模块。以及待测信号脉冲计 数电路模块和锁存与译码显示把握电路。2、设计目的通过综合性课程设计题目的完成过程，运用所学EDA学问，解决生活中遇到的实际问题，达到活学

4、活用，所学为所用的目的，进一步理解EDA的学习目的，提高实际应用水平。本次设计的数字频率计具有精度高、使用便利、测量快速、便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字频率计主要包括时基产生与测评时序把握电路模块、待测信号脉冲计数电路、译码显示与锁存把握电路模块。3.总体设计思路及解决方案3.1相关学问Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD

5、设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，供应了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的简单性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用生疏的第三放EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以便利地实现各种DSP应用系统；支持Altera的

6、片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程规律设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其精彩的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的转变。Altera在Quartus II 中包含了很多诸如SignalTap II、Chip Editor和RTL Viewer的设计帮助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera

7、 Quartus II 作为一种可编程规律的设计环境, 由于其强大的设计力量和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的Quartus II可编程规律软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增加了FastFit编译选项，推动了网络编辑性能，而且提升了调试力量。3.2 设计思路及原理图数字频率计是

8、一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。本数字频率计接受自顶向下的设计思想，通过闸门供应的1s闸门时间对被测信号进行计数及测出的被测信号的频率，测出的频率再通过译码器译码后输出给显示器显示。依据系统设计的要求，数字频率计的电路原理框图如下：图3.1 数字频率计的电路原理框图3.3、设计思路及解决方案设计方案自顶向下设计，底层模块分时基产生与测评时序把握电路模块、待测信号脉冲计数电路模块、译码显示与锁存把握电路模块。（1）时基产生与测评时序把握电路模块：设计频率记得关键是设计一个测频率把握信号发生器（即时基产生与测评时序把握电路

9、模块），产生测量频率 把握时序。把握时钟信号clk取为1Hz，二分频后即可产生一个脉宽为1s的时钟control-en ,以此作为计数闸门信号。当control-en为高电平常，允许计数；当control-en的下降沿时，应产生一个锁存信号，将计数值保存起来；锁存数据后，在下一个control-en上升沿到来之前对计数器清零，为下次计数做预备。（2）待测信号脉冲计数电路模块 待测信号脉冲计数电路模块就是计数器，计数器以待测信号作为时钟，在清零信号clr到来时，异步清零；使能信号en为高电平常允许计数，为低电平常禁止计数。（3）锁存与译码显示把握电路模块 锁存器在control-en下降沿到来时

10、，将计数器的计数值锁存，这样就不会由于周期性的清零信号而不断闪烁了。译码显示电路将计数器测得的BCD码数字转换为七段晶体管LED显示（09），显示出十进制的数字结果。4.分层次方案设计及代码描述4.1底层程序源码1、时基产生与测频时序把握电路模块的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk:in std_logic; -定义输入 rst,ena: out std_logic); -定义输出end control;archit

11、ecture behv of control isbegin process (clk) -clk为敏感信号 variable cqi :std_logic_vector(2 downto 0);begin if clk'event and clk='1' then -时钟上升沿 if cqi <1 then cqi:=cqi+1;ena<='1'rst<='0' elsif cqi=1 then cqi :=(others =>'0'); ena<='0'rst<=&#

12、39;1' end if; end if; end process; -进程结束end behv;2、待测信号脉冲计数电路模块的VHDL源程序（1）10进制计数器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port (rst,fx,ena:in std_logic; -rst,fx,ena为输入端口 cout: out std_logic; outy :out std_logic_vector(3 downto 0);end cnt10;archite

13、cture behv of cnt10 isbegin process (rst,ena,fx) -rst,fx,ena为敏感信号 variable cqi :std_logic_vector(3 downto 0);begin if rst='1' then cqi :=(others =>'0'); -执行清零 elsif fx'event and fx='1' then -fx上升沿 if ena ='1' then -假如使能信号为1 if cqi < 9 then cqi:=cqi+1;cout<

14、;='0' elsif cqi=9 then cqi :=(others =>'0'); cout<='1' end if; elsif ena='0' then cqi:=(others =>'0'); -使能信号为0 end if;end if; outy <=cqi;end process; -进程结束end behv;（2）4位10进计数器：library ieee;use ieee.std_logic_1164.all;entity cnt10_4 isport(fx,rst,en

15、a:in std_logic; -定义输入d:out std_logic_vector(15 downto 0); -定义输出end entity;architecture one of cnt10_4 iscomponent cnt10 port (rst,fx,ena:in std_logic; cout: out std_logic; outy :out std_logic_vector(3 downto 0);end component;signal e:std_logic_vector(3 downto 0);begin -元件例化u1:cnt10 port map(fx=>f

16、x,rst=>rst,ena=>ena,cout=>e(0),outy=>d(3 downto 0);u2:cnt10 port map(fx=>e(0),rst=>rst,ena=>ena,cout=>e(1),outy=>d(7 downto 4);u3:cnt10 port map(fx=>e(1),rst=>rst,ena=>ena,cout=>e(2),outy=>d(11 downto 8);u4:cnt10 port map(fx=>e(2),rst=>rst,ena=>ena,

17、cout=>e(3),outy=>d(15 downto 12);end architecture one;（3）锁存器的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk为锁存器输入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q为锁存器输出 end latch4;ar

18、chitecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena为敏感信号variable cqi:std_logic_vector(15 downto 0);beginif ena='0' then cqi:=cqi;elsif clk'event and clk='1' then cqi:=d;end if;q<=cqi;end process; -进程结束end one;（4）译码显示电路的VHDL源程序library ieee ;use ieee.std_logic_1164.all;

19、entity led_controller isport (d:in std_logic_vector(3 downto 0); a: out std_logic_vector( 6 downto 0); end led_controller;architecture art of led_controller isbegin process(d) variable s: std_logic_vector ( 3 downto 0); begin s:=d(3)&d(2)&d(1)&d(0); case s is when "0000"=>a&

20、lt;="1111110" when "0001"=>a<="0110000" when "0010"=>a<="1101101" when "0011"=>a<="1111001" when "0100"=>a<="0110011" when "0101"=>a<="1011011" when "0110&

21、quot;=>a<="0011111" when "0111"=>a<="1110000" when "1000"=>a<="1111111" when "1001"=>a<="1110011" when "1010"=>a<="0001101" when "1011"=>a<="0011001" when

22、 "1100"=>a<="0100011" when "1101"=>a<="1001011" when "1110"=>a<="0001111" when "1111"=>a<="0000000" end case; end process; end ;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned

23、.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk为锁存器输入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q为锁存器输出 end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena为敏感信号variable cqi:std_logic_vector(15 downto 0);beginif ena='0' then cqi:=

24、cqi;elsif clk'event and clk='1' then cqi:=d;end if;q<=cqi;end process; -进程结束end one;4.2顶层程序源码总体例化语句：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cntf isport(rset,clk:in std_logic;fx:in std_logic;ledout:out std_logic_vector(27 downto 0);end entity;arc

25、hitecture one of cntf iscomponent control -时基产生与测评时序把握部分 port (clk:in std_logic; rst,ena: out std_logic);end component;component cnt10_4 -4位十进制计数器部分port(fx,rst,ena:in std_logic;d:out std_logic_vector(15 downto 0);end component;component latch4 -锁存器部分port(d:in std_logic_vector(15 downto 0);ena,clk:in

26、 std_logic;q:out std_logic_vector(15 downto 0);end component;component led_controller -BCD码输入转LED显示部分port(d:in std_logic_vector(3 downto 0);a:out std_logic_vector(6 downto 0);end component;signal x,z:std_logic;signal g,h:std_logic_vector(15 downto 0);signal leds:std_logic_vector(27 downto 0);begin -

27、元件例化u1: control port map(clk=>clk,ena=>x,rst=>z);u2: cnt10_4 port map(fx=>fx,rst=>z,ena=>x,d=>g);u3: latch4 port map(clk=>clk,ena=>x,d=>g,q=>h);u4: led_controller port map(d(3 downto 0)=>h(3 downto 0),a(6 downto 0)=>leds(6 downto 0);u5: led_controller port map(d(3 downto 0)=>h(7 downt