使用流程PPT学习教案

1、使用流程使用流程第1页/共174页（3） Synthesis - Translate Design into Device Specific Primitives - Optimize Design to Meet Required Area & Performance ConstraintsDesign Specification（4） Place & Route - Map Primitives to Specific Locations Inside Target Technology with Reference to Area & Performance Co

2、nstraints - Specify Routing Resources to Be Used（1） Design Entry/RTL Coding - Behavioral or Structural Description of Design（2） Function Simulation - Verify Logic Model & Data Flow (No Timing Delays) LEM512M4KI/O第2页/共174页（5） Timing Analysis - Verify if Design Meets Timing Performance Specificati

3、ons（6） Timing Simulation - Verify if the logic function and timing performance are correct (With Timing Delays) （7） PCB Simulation & Test - Simulate Board Design - Program & Test Device on Board tclkv 几乎所有这些步骤可由 EDA 工具自动完成! v 设计人员只需简单地以适当的设计输入方式来描述其设计.第3页/共174页2 Status窗口3 主工作区域4 Change Manag

4、er窗口1 Project Navigator窗口5 Messages窗口6 Tcl console窗口第4页/共174页1 Design Entry（设计输入）Text Editor Block & Symbol EditorMegaWizard Plug-In ManagerAssignment EditorFloorplan Editor2 Synthesis（综合）Analysis & SynthesisVHDL, Verilog HDL & AHDL Design Assistant RTL ViewerTechnology Map Viewer Increm

5、ental Synthesis3 Place & Route（布局布线）FitterAssignment EditorFloorplan EditorChip EditorReport WindowResource Optimization Advisor Design Space Explorer4 Timing Analysis（时序分析）Timing AnalyzerReport WindowTechnology Map Viewer5 Simulation（仿真）SimulatorWaveform Editor第5页/共174页10 EDA Interface（EDA界面）ED

6、A Netlist Writer11 Power Analysis（功耗分析）PowerPlay Analyzer ToolPowerPlay Early Power Estimator12 Timing Closure（时序逼近）Floorplan EditorLogicLock WindowTiming Optimization AdvisorDesign Space Explorer第6页/共174页第7页/共174页第8页/共174页EDA设计输入方法第9页/共174页设计输入文件Quartus IIMemory EditorQuartus IIText EditorQuartus I

7、IBlock EditorTop-Level File.bdf.gdfTop-level design files can be .bdf, .tdf, .vhd, .vhdl, .v, .vlg, .edif or .edf.bsf.vhdBlockFileSymbolFileTextFileTextFile.vTextFileImported from third-party EDA toolsMentor Graphics,Synopsys,Synplicity,etc.Generated within Quartus IIVHDLSchematicSchematic.tdfTextFi

8、leAHDLVerilog.edf.edifTextFile.v, .vlg, .vhd, .vhdl, vqmMegaWizardManager第10页/共174页2. 选择所建立工程的工作目录，输入工程名称、顶层实体名 工程名称可以是任何名字，建议使用和顶层实体名相同的名字。顶层实体名称必须和顶层文件名字相同！单击“Next”。最好每个工程都有自己的工作目录！工作目录和工程名不能有空格和汉字！第11页/共174页v第3步也可以略过，以后再创建设计文件，或者以后再用“ProjectAdd/Remove Files in Project”命令将其他工作目录中的文件添加到本工程中。第12页/共1

9、74页第13页/共174页第14页/共174页第15页/共174页第16页/共174页第17页/共174页mult4x4.bdf第18页/共174页第19页/共174页工作区域常用快捷按钮第20页/共174页在“Libraries”栏中单击某单元库前的加号，选择所需图元或符号名；单击“OK”。v若已知图元或符号在库中的名字，可在“Symbol”对话框的“Name”栏中直接键入名称（如input、output）！第21页/共174页v当符号放置好后，单击鼠标右键，选择下拉菜单的 Properties项，弹出“Symbol Properties”对话框，可修改符号的属性（如实例名、端口状态、LPM

10、的参数等）。第22页/共174页丰富的设计库(基本逻辑块、74系列器件、特殊的逻辑宏函数、参数化模块)第23页/共174页lotherother：电源、地等；：电源、地等；lpinpin：inputinput，outputoutput，bidirbidirlstoragestorage：D D触发器、触发器、JKJK触发器、触发器、锁存器等锁存器等第24页/共174页自顶向下的设计方法blocktest.bdf第25页/共174页第26页/共174页总线管道信号线画信号线画总线画管道第27页/共174页第28页/共174页Mapper映射器注释框v在进行I/O映射前，应对所有的信号线和总线命名

11、！第29页/共174页v选中菜单项“ViewShow Mapper Tables”，则屏幕上将显示映射器注释框！第30页/共174页v若在生成图形块的设计文件后，对顶层图形设计文件的图形块的端口名和端口类型进行了修改，则应右击该图形块，选中菜单项“Update Design File from Selected Block” ，对生成的底层文件端口自动更新！第31页/共174页123第32页/共174页预先设计好的设计模块第33页/共174页输入：clk1，dataa7.0 ，datab7.0 ，wraddress4.0 ，rdaddress4.0 ，wren 输出：q15.0 流水线级数：2

12、使用MegaWizard Plug-In Manager创建一个88乘法器第34页/共174页第35页/共174页宏功能模块输出文件类型输出文件名第36页/共174页（5）单击“Finish”，完成宏功能模块的实例化。选中第37页/共174页第38页/共174页执行“Project Add/Remove Files in Project”菜单命令，打开Settings对话框，将Lab1中的ram.vhd添加到本工程中。（1）（2）（3）（4） 或直接调用c:/libraries/megafunctions/storage中的LPM_RAM_DP第39页/共174页7）将模块符号ram.bsf放

13、置到原理图中 方法同第4步8）建立完整的原理图设计文件（连线、放置引脚、命名） 方法见后面“6. 建立完整的原理图设计文件”第40页/共174页宏功能模块实例化的另一种方法：在原理图设计文件的Symbol对话框中选择宏功能函数库，直接设置宏功能模块的参数第41页/共174页双击参数设置框，则弹出第42页/共174页第43页/共174页lpm_mult有6个端口aclr，clock，dataa ，datab ，result，sum。 用到其中4个端口： clock，dataa ，datab ，result 有9个参数，用到其中3个：LPM_WIDTHA = 8dataa 的宽度LPM_WIDTH

14、B = 8datab 的宽度LPM_PIPELINE = 2流水线级数利用直接设置宏功能模块参数的方法设计一个8 8乘法器第44页/共174页第45页/共174页第46页/共174页需要修改符号时第47页/共174页第48页/共174页注：对于n位总线，可采用An-1.0 的形式命名，如data7.0为引脚命名：在引脚的PIN_NAME处双击鼠标左键，此时PIN_NAME反白显示，键入引脚名，回车，则鼠标指针直接跳到下一个引脚，可继续为其他引脚命名。注：输入引脚和输出引脚不仅可以是单一的信号，也可表示一组总线，只需将引脚的名字命名为总线名，如d7.0即可。 第49页/共174页宏函数符号输入引

15、脚输出引脚引脚名总线节点名输入、输出引脚可命名为总线第50页/共174页8. 设置图纸大小和方向用File Page Setup命令（大小可选择3 x 5in或A4、A4 Long、A5、A6、B5、B6、C5、DL等）将设计文件添加到当前工程中第51页/共174页第52页/共174页第53页/共174页v使用语言模板,可快速准确地创建HDL文本文件。 在文本编辑器中当前位置单击鼠标右键，选择Insert Template选项，或单击“插入模板”快捷按钮设计技巧v一次只能有一个工程为当前工程，用“File Recent Projects”命令可在最近的几个工程间切换。选择语言选择模板预览第54

16、页/共174页abcdefg 逻辑符号 例3 利用Verilog HDL语言设计一个7段共阴极LED数码管译码器。第55页/共174页端口定义I/O说明功能描述信号类型声明在always块内被赋值的信号必须定义为寄存器型！第56页/共174页（1）新建一个存储器初始化（.mif）文件执行“FileNew”菜单命令，在New对话框中选择“Other Files”标签，选择“Memory Initialization File”，单击“OK”，在弹出的对话框中输入字数和字长，单击“OK” 。1. 创建存储器初始化文件第57页/共174页1 File New Other Files标签2 HEX f

17、ormat 或MIF format3第58页/共174页（4）编辑存储器内容 选择要编辑的字（反白显示），直接输入内容。（5）保存文件 文件后缀为.hex或.mif。第59页/共174页（1）执行“Tools MegaWizard Plug-In Manager”菜单命令，在弹出的对话框中选择“Create a new custom megafunction variation”选项，单击“Next”按钮，弹出一对话框；（2）在宏功能模块库中展开storage库，从中选择增强型参数化双端口RAMLPM_RAM_DP+，选择器件系列，输出文件类型，键入输出模块名（如TestRAM）；（3）在下一

18、个对话框中选择“With one read port and one write port”项，在存储容量中选择“As a number of words”项，单击“Next”按钮；第60页/共174页（5）在时钟使用方法中选择“Single clock”项，单击“Next”按钮；（6）在第7、8个页面中使用默认设置，连续单击“Next”按钮；（7）在第9个页面中指定存储器的初始化格式文件（.mif或.hex） ，单击“Next”按钮；第61页/共174页第62页/共174页第63页/共174页例：设计一个电子秒表电路second.bdf ，使其按0.01s的步长进行计时。假设输入时钟周期为0

19、.1ms 。该电子秒表具有清零和启动/停止计数功能，并用数码管显示其秒高位、秒低位，百分秒高位、百分秒低位。为便于显示，秒和百分秒信号均采用BCD码计数方式。整个电路分为时钟分频电路（将T = 0.1ms分频为T = 0.01s） 、 2位十进制计数器和7段LED数码管译码器3个子模块。第64页/共174页第65页/共174页Grid Size= 0.1msEnd Time=65s，Tclk =0.1ms第66页/共174页第67页/共174页第68页/共174页注：编程文件名与工程名同名； 编程文件名不一定同顶层设计文件名； 一个工程只有一个编程文件。 第69页/共174页功能模块功能模块功

20、能描述功能描述Analysis & Analysis & SynthesisSynthesis将设计映射到具体器件的基本模块上将设计映射到具体器件的基本模块上（如触发器、逻辑门）（如触发器、逻辑门）FitterFitter在器件中布局布线在器件中布局布线Timing AnalyzerTiming Analyzer进行时序分析和性能分析，进行时序分析和性能分析，将延时信息加到网表文件中将延时信息加到网表文件中AssemblerAssembler产生器件编程文件产生器件编程文件（.pof.pof，.sof.sof，.hexout.hexout，.ttf.ttf，.rbf.rbf）E

21、DA Netlist EDA Netlist WriterWriter* *产生第三方产生第三方EDAEDA工具所用的网表文件工具所用的网表文件 ( (如如Verilog HDLVerilog HDL的输出文件的输出文件.vo.vo，VHDLVHDL的输出文件的输出文件.vho).vho)表3-1 Quartus编译器功能模块描述第70页/共174页各种设计输入文件.vo、.vho输出文件.pof、.sof编程文件第71页/共174页2. 打开编译器窗口执行“Tools Compiler Tool”命令开始全编译开始分析和综合必须先指定要编译的文件为顶层实体！开始适配开始装配开始时序分析开始E

22、DA网表复写第72页/共174页第73页/共174页Settings对话框的Device页面指定未使用引脚的状态第74页/共174页注意未使用引脚一定要指定为输入、三态引脚！（2）Compilation Process设置在Settings对话框的Category栏中选择“Compilation Process Settings” ；然后在Compilation Process Settings页面中进行设置：采取增量编译技术：打开“Use Smart compilation”选项；节省磁盘空间：打开“Preserve fewer node names to save disk space”选

23、项为使重编译速度加快，一定选中此项！第75页/共174页第76页/共174页然后单击OK，完成设置第77页/共174页fgab - criticalLUTLUTcdeLUTLUTfgaecdb交换（a）关键路径信号经过两个查找表到达输出（b）关键路径信号只经过一个查找表到达输出第78页/共174页进行分析和综合有3种方法方法一： 在编译器窗口中，单击Start Analysis & Synthesis按钮；方法二：执行“Processing Start Start Analysis & Synthesis”命令；方法三：单击工具条上的Start Analysis & S

24、ynthesis快捷按钮。第79页/共174页分析综合窗口StatusMessages分析综合报告第80页/共174页注：编译是在后台运行的，此时计算机还可进行其他工作！第81页/共174页设计的全编译过程StatusMessagesReport窗口第82页/共174页可以定位错误在设计文件中的位置！ （3）阅读编译报告如果编译报告窗口已关闭，单击快捷按钮可以打开编译报告。在编译报告左边窗口点击要查看部分前的加号，然后选择要查看的部分。第83页/共174页注：利用View菜单，或在打开的底层图中单击右键，可以选择不同的显示方式！第84页/共174页第85页/共174页第86页/共174页未分配

25、的引脚编程用引脚已分配的引脚电源所选用器件第87页/共174页第88页/共174页在分配编辑器（Assignment Editor）中对counter_7seg.bdf完成引脚锁定引脚名引脚号码引脚名引脚号码clkin K17 high_seg0E19 clr W5 low_seg6 B18 high_seg6 A18 low_seg5 B20 high_seg5 C18 low_seg4 A20 high_seg4 D18 low_seg3 C20 high_seg3 A19 low_seg2 A21 high_seg2 B19 low_seg1 B21 high_seg1 C19 low_

26、seg0C21 第89页/共174页第90页/共174页Assignment Editor引脚分配界面引脚名编辑栏可用复制、粘贴方法快速复制多个引脚名或引脚号码，然后在Edit栏中进行修改。引脚号第91页/共174页在进行引脚锁定时有几点应特别注意： v只有选定器件后，才能进行引脚锁定！v手动锁定完毕，必须重新编译！vPin-Out File只是一个输出文件，不能用作输入文件来进行引脚锁定！如何取消或更改某引脚锁定呢?？第92页/共174页后锁定v每个设计工程都有一个设置文件.qsf（Quartus Settings File），包含所有的设置参数，如器件类型、引脚锁定、速率及面积的比例、时间

27、参数的要求和布线设置等。第93页/共174页引脚名引脚锁定信息引脚号第94页/共174页在哪里可以方便地查看引脚锁定情况呢?？第95页/共174页第96页/共174页第97页/共174页参考线输出输入输出相对于输入没有延时！第98页/共174页可以观察到竞争冒险！什么是竞争冒险？一定要避免吗?？第99页/共174页输出相对于输入有延时！竞争冒险第100页/共174页功功 能能 仿仿 真真时时 序序 仿仿 真真作作 用用检验逻辑功能是否正检验逻辑功能是否正确确检验逻辑功能、检验逻辑功能、时序时序关系是否正确关系是否正确编译过程编译过程 执行执行“Processing Processing Gen

28、erate Generate Functional Functional Simulation NetlistSimulation Netlist”命令命令带延时的全编译，执行带延时的全编译，执行 “Processing Start CompilationProcessing Start Compilation”命令命令编译速度编译速度快快较慢较慢输出相对输出相对输入输入无延迟无延迟有延迟有延迟节点信号节点信号的观测的观测可观测到可观测到有可能观测不到有可能观测不到竞争冒险竞争冒险的观测的观测观测不到观测不到可观测到可观测到第101页/共174页v当在Quartus中打开MAX+PLUS产生的

29、向量文件（.vec）或仿真器通道文件（.scf）后，不能按原来的文件形式保存，只能将其保存为矢量波形文件（.vwf）或矢量表输出文件（.tbl） 。第102页/共174页设计文件必须已通过编译! 演示：对counter_7seg 文件夹中的bcd_counter.v进行功能仿真。第103页/共174页一般根据输出信号的时钟周期来设置一般设置为与输入时钟信号的时钟周期相同第104页/共174页第105页/共174页右箭头第106页/共174页v总线信号最好不要选择单个信号，而是选择一组信号！ v一般将输入信号放在波形编辑器中的上方，输出信号放在下方便于观察波形！第107页/共174页未编辑的输入

30、信号波形默认为低电平；输出信号和隐含节点默认为未定义（X）电平。第108页/共174页第109页/共174页第110页/共174页第111页/共174页若选择“View Snap to Grid”命令，或单击Snap to Grid工具按钮，则拖动鼠标，只能选定网格的整数倍的波形段。12第112页/共174页高电平未定义逻辑电平使高低电平反相定义一个时钟定义一个计数序列低电平高阻态对齐网格第113页/共174页可用复制、粘贴按钮快速复制某段波形；对于相邻的几个信号，若某时间段的波形相同，可同时选定这几个信号的该时间段，编辑该段波形。若要定义一组总线的某一段为一个连续的计数序列（如1，2，3），

31、则可利用“定义一个计数序列”按钮。可根据需要，采用不同的进制来表示总线信号：右击该总线名，选择“Properties”，打开“Node Properties”对话框，在“Radix”域可选择BIN（二进制）、Unsigned Decimal（无符号十进制）、OCT（八进制）、HEX（十六进制）基数第114页/共174页如果进行的是全编译，则在Simulation栏中一定要选择Timing!否则仿真会出错！三、 进行仿真1. 指定仿真器设置（1）执行“Assignments Settings”命令，打开Settings对话框。（2）在Category列表中选择Simulator，则显示Simul

32、ator页面。（3）若要进行功能仿真，则在Simulation栏中选择Functional；若要进行时序仿真，则在Simulation栏中选择Timing。（4）指定仿真文件（5）若希望用仿真结果覆盖仿真输入文件，则选中 “Overwrite simulation input file with simulation results”复选框。第115页/共174页仿真类型仿真文件用仿真结果覆盖仿真输入文件第116页/共174页v仿真是在后台进行的，开始仿真后可切换到其他应用程序做其它工作！v若要采用不同的仿真方式，则需重新选择编译的“Processing”菜单，对项目重新进行编译！开始仿真停止

33、仿真仿真输入文件第117页/共174页如何对每个子模块进行仿真呢?？第118页/共174页v建议先不选中“Overwrite simulation input file with simulation results”复选框，在确认仿真结果正确后，再用“File Save Current Report Section As”命令，将其保存为.vwf文件！记得随时保存正确的仿真结果！第119页/共174页1. 查看仿真报告（Simulation Report）（1）打开Simulation Report窗口执行“Processing Simulation Report”命令或在“Simulato

34、r Tool”窗口单击Report按钮（2）查看仿真波形在仿真报告窗口中，默认打开的即是仿真结果波形；移动参考线，在Value域观察对应时刻各输出的逻辑状态值是否正确。第120页/共174页若认为仿真结果是正确的，则选择第一项，单击OK，则将用仿真结果覆盖原仿真文件，并进入波形编辑器；否则选择第二项，不覆盖原仿真文件，直接进入波形编辑器。第121页/共174页第122页/共174页时序设置参数时序设置参数说说 明明f fMAXMAX （最大时钟（最大时钟频率）频率）在不违反内部建立时间和保持时间下可达到的最大时钟在不违反内部建立时间和保持时间下可达到的最大时钟频率频率t tSU SU （建立时

35、间）（建立时间） 在在输入引脚输入引脚（通常是时钟引脚）的时钟信号建立之前，（通常是时钟引脚）的时钟信号建立之前，触发器、锁存器或异步触发器、锁存器或异步RAMRAM的的信号输入信号输入必须在输入引脚必须在输入引脚处出现的时间长度处出现的时间长度t tH H（保持时间）（保持时间） 在在输入引脚输入引脚（通常是时钟引脚）的时钟信号建立之后，（通常是时钟引脚）的时钟信号建立之后，触发器、锁存器或异步触发器、锁存器或异步RAMRAM的的信号输入信号输入必须在输入引脚必须在输入引脚处保持不变的时间长度处保持不变的时间长度t tPDPD（引脚到引脚（引脚到引脚延迟）延迟）输入输入引脚处的信号经过组合逻

36、辑的传输，出现在引脚处的信号经过组合逻辑的传输，出现在输出输出引引脚上时所需的时间脚上时所需的时间 第123页/共174页Setup Time保持时间，是指在寄存器的时钟上升沿到来以后，出现在寄存器输入端的数据稳定不变的时间。如果保持时间不够，数据同样不能被打入寄存器。Hold Time数据稳定传输必须满足建立时间和保持时间的要求！第124页/共174页第125页/共174页第126页/共174页设置路径切割选项和报告内容第127页/共174页第128页/共174页第129页/共174页制约性能的源节点关键路径显示延迟路径最小时钟周期制约性能的目标节点最高工作频率开始时序分析第130页/共17

37、4页当单击“List Paths”按钮后，在Messages窗口显示出10条延迟路径；第131页/共174页第132页/共174页第133页/共174页适于产品研发阶段第134页/共174页图4-3 Altera的ByteBlaster并口下载电缆计算机并口(25pin)器件编程接口(10pin)返回编程下载编程下载电缆第135页/共174页这两种方法都适于实际系统！第136页/共174页对串行配置器件提供编程支持第137页/共174页第138页/共174页v首先必须指定器件，进行引脚锁定，并通过了编译！vMAX等E2PROM工艺器件的编程目标文件其后缀为.pof ! vSRAM工艺FPGA器件的编程目标文件其后缀为.sof ! v实验中使用的是杭州康芯公司的SOPC实验开发系统GW48-SOPC+ ， FPGA器件为EP1C12Q240C8。将编程目标文件下载到目标器件中第139页/共174页第140页/