数字电路第8章(可编程逻辑器件)

1、第八章第八章 可编程逻辑器件可编程逻辑器件可编程逻辑器件（可编程逻辑器件（PLD Programmable Logic Devices）：用户构造逻辑功能）：用户构造逻辑功能传统数字系统传统数字系统由固定功能标准集成电由固定功能标准集成电路路74/54系列、系列、4000、4500系列构成，设计无系列构成，设计无灵活性，芯片种类多，灵活性，芯片种类多，数目大。数目大。现代数字系统现代数字系统仅由三种标准积木块：微处仅由三种标准积木块：微处理器、存储器和理器、存储器和PLD构成。构成。即即CPU+RAM+PLD模式。模式。PLD的设计是核心。的设计是核心。8.1 概述 PLD Programma

2、ble Logic DevicesPLA Programmable Logic ArrayPAL Programmable Array LogicGAL Generic Array LogicCPLD Complex Programmable Logic DeviceFPGA Field Programmable Gate ArrayHDPLD High Density Programmable Logic DeviceISP In System ProgrammableSOPC System On a Programmable Chip PLD的基本框图的基本框图熔丝编程的熔丝编程的PROM

3、和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 Xilinx:FPGA Altera:EPLD CPLD器器件件 Lattice Lattice ispLSIispLSI 20世纪世纪70年代年代 20世纪世纪70年代末年代末 20世纪世纪80年代初年代初 20世纪世纪80年代中期年代中期 20世纪世纪80年代末年代末 进入进入20世纪世纪90年代后年代后 80年代的年代的PLD GAL（通用阵列逻辑）、（通用阵列逻辑）、CPLD(复杂可编程逻辑复杂可编程逻辑器件器件)和和FPGA（现场可编程门阵列）（现场可编程门阵列）器件问世。器件问世。GAL是在是在PAL基础上发

4、展起来的新一代器件，与门阵列可基础上发展起来的新一代器件，与门阵列可编程，或门阵列固定。它采用电可擦编程，或门阵列固定。它采用电可擦CMOS工艺，可工艺，可以反复擦除和改写。结构上采用以反复擦除和改写。结构上采用“输出逻辑宏单元输出逻辑宏单元”电路，为逻辑设计提供了较大的灵活性。早期的电路，为逻辑设计提供了较大的灵活性。早期的PLD结构基本框图对结构基本框图对GAL已不适用。已不适用。 FPGA采用逻辑单元阵列结构和静态随机存取存储采用逻辑单元阵列结构和静态随机存取存储器工艺，设计灵活，集成度高，可无限次反复编程，器工艺，设计灵活，集成度高，可无限次反复编程，可现场模拟调试验证。可现场模拟调试

5、验证。8.2 可编程逻辑器件的分类可编程逻辑器件的分类 PLD的生产厂家众多，产品名称各异，分的生产厂家众多，产品名称各异，分 类方法多样。类方法多样。 常见的常见的PLD产品：产品：PROM、EPROM、 EEPROM、PLA、FPLA、PAL、GAL、CPLD、 EPLD、EEPLD、HDPLD、FPGA、pLSI、 ispLSI、ispGAL、ispGDS等。等。1、 从结构的复杂程度分类从结构的复杂程度分类或分为低密度和高密度的或分为低密度和高密度的PLD，等效门数超过，等效门数超过500门时，认为门时，认为是高密度的。传统的是高密度的。传统的PAL，GAL是典型的低密度的是典型的低密

6、度的PLD。2从互连结构、逻辑单元结构上分类从互连结构、逻辑单元结构上分类 从互连结构上可将从互连结构上可将PLD分为分为确定型和统计型两类确定型和统计型两类。 FPGA（Field Programmable Gates Array） CPLD（Complex Programmable Logic Device） FPGA： 互连结构由多种长度不同的连线资源组成，布互连结构由多种长度不同的连线资源组成，布线灵活，但延迟可能不同，属统计型结构。线灵活，但延迟可能不同，属统计型结构。 逻辑单元主体为由静态存储器（逻辑单元主体为由静态存储器（SRAM）构成）构成的函数发生器，即查找表。采用的函数发生

7、器，即查找表。采用SRAM工艺。工艺。 主要通过查找表实现逻辑函数功能。主要通过查找表实现逻辑函数功能。简单的简单的“与或与或”阵列：（阵列：（PAL、GAL、CPLD）3、从可编程特性分为、从可编程特性分为 一次性编程：一次性编程：PROM、PAL 重复可编程：重复可编程： 紫外线擦除：数十次紫外线擦除：数十次 E2CMOS工艺：上千次工艺：上千次 SRAM结构：上万次结构：上万次五种编程元件：五种编程元件：熔丝（熔丝（Fuse）型：）型：一次可编程，要求大电流。一次可编程，要求大电流。反熔丝型：反熔丝型：一次编程。一次编程。EPROM型：紫外线擦除可编程逻辑器件。型：紫外线擦除可编程逻辑器

8、件。EEPROM型：电可擦写编程器件。型：电可擦写编程器件。SRAM型：型：SRAM查找表结构的器件，易失型器件。查找表结构的器件，易失型器件。Flash:多次可编程，掉电后不需要重新配置。多次可编程，掉电后不需要重新配置。4从可编程器件的编程元件上分类从可编程器件的编程元件上分类 最早的最早的PLD器件器件(如如PAL)大多采用的是大多采用的是TTL工艺，但后来的工艺，但后来的PLD器件器件(如如GAL、EPLD、FPGA及及pLSI/ISP器件器件)都采用都采用MOS工艺工艺(如如NMOS、CMOS、E2CMOS等等)。 PLD的电路表示方法的电路表示方法 互补输出的输入缓冲器互补输出的输

9、入缓冲器 OEOE同相输出同相输出 (b) 反相输出反相输出三态控制输出驱动电路三态控制输出驱动电路 PLD中连接线的表示中连接线的表示 (a) 固定连接固定连接 (b) 编程连接编程连接 (c) 无任何连接无任何连接PLD中的与门、或门的表示中的与门、或门的表示 ABCD=ABCABCD=A+B+C(a)与门的传统表示方法与门的传统表示方法(b)或门的传统表示方法或门的传统表示方法A B CD=ACA B CD=A+B+C(c )与门的与门的PLD表示方法表示方法 (d)或门的或门的PLD表示方法表示方法 可编程逻辑器件中逻辑的实现方法可编程逻辑器件中逻辑的实现方法 由与阵列和或阵列构成的组

10、合逻辑实现由与阵列和或阵列构成的组合逻辑实现 与阵列与阵列P1Pm或阵列或阵列 f1 fkx1 x2 可编程可编程“与与”阵列阵列+固定固定“或或”阵列阵列+输出电路输出电路出厂时，所有的交叉点均有熔丝出厂时，所有的交叉点均有熔丝8.3 PAL输出端是与或门输出端是与或门,也有的是互补结构也有的是互补结构特点：输出端只能做输出端使用特点：输出端只能做输出端使用用途：产生组合逻辑电路用途：产生组合逻辑电路I1=I2=1，C1=1,I/O1处于输出状态处于输出状态, G2处于高阻状态处于高阻状态,I/O2作为作为输入端使用。输入端使用。输出端是一个具有可编程控制端的三态缓冲器，控制端由与逻输出端是

11、一个具有可编程控制端的三态缓冲器，控制端由与逻辑阵列的一个乘积项给出，可将输出作输入用。辑阵列的一个乘积项给出，可将输出作输入用。用途：组合逻辑电路用途：组合逻辑电路D1=I1 D2=Q1，移位寄存器，移位寄存器用途：产生时序逻辑电路用途：产生时序逻辑电路时序逻辑电路时序逻辑电路在与在与- -或阵列的输出端加了异或门，可或阵列的输出端加了异或门，可便于对便于对“与与- -或或”输出求反输出求反在异或输出结构上再增加一组反馈逻辑电路在异或输出结构上再增加一组反馈逻辑电路时序逻辑电路时序逻辑电路可产生可产生A、B的十六种算术、逻辑运算的十六种算术、逻辑运算可编程可编程“与与”阵列阵列 + 固定固定

12、“或或”阵列阵列 + 可编程输出电路可编程输出电路OLMC编程单元采用编程单元采用E2CMOS 可改写可改写8.4 GAL二十世纪八十年代初，二十世纪八十年代初，Lattice公司推出了通用阵列逻辑公司推出了通用阵列逻辑GAL(Generic Array Logic)，采用，采用E2CMOS工艺，可以反复工艺，可以反复修改和再编程。修改和再编程。GAL器件在器件在PAL的基础上，增加了输出逻辑宏的基础上，增加了输出逻辑宏单元单元OLMC(Output Logic Macro Cell)，使得，使得GAL的特性和的特性和使用灵活性大大优于使用灵活性大大优于PAL。逻辑宏单元逻辑宏单元输入输入/输

13、出口输出口输入口时钟信时钟信号输入号输入三态控制三态控制可编程与阵列可编程与阵列固定或阵列固定或阵列GAL16V832326464位的位的可编程与逻可编程与逻辑阵列辑阵列8 8个个OLMCOLMC1010个输入缓个输入缓冲器冲器8 8个三态输个三态输出缓冲器出缓冲器8 8个反馈个反馈/ /输输入缓冲器入缓冲器8个可编程个可编程输入输入(29)8个可个可 编程编程输入输出输入输出(1219）输出逻辑宏单元输出逻辑宏单元OLMC OLMC由一个八输入由一个八输入的或门、一个异或门、的或门、一个异或门、一个触发器、四个多一个触发器、四个多路选择开关和一些控路选择开关和一些控制逻辑组成。制逻辑组成。

14、来自来自与阵列与阵列PTMUXCLK TSMUX OE QD /Q1011010011100100FMUXXOR(n)OMUX 反馈反馈异或门可对组合输入求反。异或门可对组合输入求反。D D触发器可用于时序。触发器可用于时序。数据选择器：第一积项是否作数据选择器：第一积项是否作为或门的输入。为或门的输入。三态控制选择器：三态控制选择器：0 0、1 1、OEOE、与阵第一积项作为输出三态缓冲与阵第一积项作为输出三态缓冲器的控制信号。器的控制信号。反馈选择器：本级寄存器；本反馈选择器：本级寄存器；本级宏单元；邻宏单元；无反馈。级宏单元；邻宏单元；无反馈。输出选择器：组合或是寄存器输出选择器：组合或

15、是寄存器输出。输出。数据选择器数据选择器三 态 控 制三 态 控 制选择器选择器输出选择器输出选择器反馈选择器反馈选择器宏单元工作模式：宏单元工作模式：专用输入。数据输出端专用输入。数据输出端作为专用输入端。作为专用输入端。专用组合输出（三态选专用组合输出（三态选通）。通）。选通组合输出（第一积选通组合输出（第一积项选通）。项选通）。时序组合输出（邻宏单时序组合输出（邻宏单元有寄存器输出）。元有寄存器输出）。1.寄存器输出。寄存器输出。 来自来自与阵列与阵列PTMUXCLK TSMUX OE QD /Q1011010011100100FMUXXOR(n)OMUX 反馈反馈数据选择器数据选择器三

16、 态 控 制三 态 控 制选择器选择器输出选择器输出选择器反馈选择器反馈选择器8.5.1 CPLD的基本结构的基本结构 早期的早期的CPLD主要用来替代主要用来替代GAL器件，所以其结构与器件，所以其结构与PAL、GAL基本相同，采用了基本相同，采用了可编程的与阵列和固定的或阵列可编程的与阵列和固定的或阵列结构。结构。再加上一个再加上一个全局共享的可编程与阵列全局共享的可编程与阵列，把多个宏单元连接起来，把多个宏单元连接起来，并增加了并增加了I/O控制模块的数量和功能。可以把控制模块的数量和功能。可以把CPLD的基本结构的基本结构看成由看成由逻辑阵列宏单元逻辑阵列宏单元和和I/O控制模块控制模

17、块两部分组成。两部分组成。把所有超过某一集成度的把所有超过某一集成度的PLD器件都称为器件都称为CPLD。包含：包含：MAX 7000SMAX 7000AEMAX 7000B系列器件系列器件MAX7000的结构的结构MAX 7000S 主要特征主要特征MAX 7000S 主要特征：主要特征：n基于基于Altera的的MAX架构的架构的CPLD器件器件 n32 256 宏单元宏单元n600 5,000 可用门可用门n每个宏单元可支持多达每个宏单元可支持多达32个乘积项输出个乘积项输出nEEPROM编程配置编程配置n可设置加密位可设置加密位n支持不同的核心工作电压支持不同的核心工作电压(5V)与与

18、I/O接口电压接口电压(3.3V)n支持漏级开路输出支持漏级开路输出n通过标准的通过标准的 JTAG 接口实现在系统编程接口实现在系统编程 (ISP) 器件各部分编号解释器件各部分编号解释EPM7128STC100-7nEPM= 家族标识家族标识 (可擦除可编程可擦除可编程MAX器件）器件） n7128S= 器件类型器件类型 (128 = 单元数量单元数量)nT= 封装类型封装类型 (L = PLCC, T = TQFP.)nC= 使用环境使用环境 (商业商业Commercial,工业工业Industrial)n100= 引脚数量引脚数量 (number of pins on the pack

19、age)n-7= 速度级别速度级别( ns )n速度级别后可能还有后缀速度级别后可能还有后缀 (作为特殊器件的特征作为特殊器件的特征)EPM7064SLC44-5w是使用在商业环境、是使用在商业环境、44 引脚、引脚、PLCC 封装、速度级别是封装、速度级别是5 ns 的的CPLD器件。器件。MAX 7000S 系列器件与封装形式系列器件与封装形式PLCC封装：封装：塑料有引线芯片载体封装，塑料有引线芯片载体封装，(Plastic Leaded Chip Carrier) PQFP封装：封装：塑料方型扁平封装塑料方型扁平封装(Plastic Quad Flat Package) TQFP封装：

20、封装：小型方型扁平封装小型方型扁平封装(Tiny Quad Flat Package) BGA封装：封装：球栅阵列封装球栅阵列封装(Ball Grid Array Package) 1、MAX 7000S/AE/B LABGCLK1GCLk2OE1GCLRnPIAI/OControlBlockI/OControlBlock6 to 12I/O pins6 to 12I/O pinsMacrocells1 to 8Macrocells9 to 16LAB A6 to 1216366 to 12Macrocells33 to 40Macrocells41 to 48LAB C6 to 121636

21、6 to 12I/OControlBlockI/OControlBlock6 to 12I/O pins6 to 12I/O pinsMacrocells49 to 56Macrocells57 to 64LAB D6 to 1216366 to 12Macrocells17 to 24Macrocells25 to 32LAB B6 to 1216366 to 126 to 126 to 126 to 126 to 126 Output Enables6 Output Enables66LAB之间通过可编程连线阵列之间通过可编程连线阵列(PIA)和全局总线连接在一起。和全局总线连接在一起。每

22、个每个LAB由由16个宏单元的阵列组成个宏单元的阵列组成2 2宏单元宏单元 逻辑阵列逻辑阵列MAX7000MAX7000系列中的宏单元系列中的宏单元 乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器 逻辑阵列逻辑阵列实现组合逻实现组合逻辑，可以给每个宏单辑，可以给每个宏单元提供元提供5 5个乘积项。个乘积项。可被单独地配置为时序逻辑和组合逻辑可被单独地配置为时序逻辑和组合逻辑“乘积项选择矩阵乘积项选择矩阵”分配这些乘积项作分配这些乘积项作为到或门和异或门的主要逻辑输入，为到或门和异或门的主要逻辑输入，以实现组合逻辑函数。或者把乘积项以实现组合逻辑函数。或者把乘积项作为宏单元中寄存器的辅助输

23、入：清作为宏单元中寄存器的辅助输入：清零、置位、时钟、时钟使能控制。零、置位、时钟、时钟使能控制。“共享扩展共享扩展”乘积项经非乘积项经非门反馈到逻辑阵列中门反馈到逻辑阵列中“并行扩展并行扩展”乘积项，从乘积项，从邻近宏单元借位而来。邻近宏单元借位而来。可配置寄存器可配置寄存器可以单独地被配可以单独地被配置为带有可编程时钟控制的置为带有可编程时钟控制的D,T,JKD,T,JK或或RSRS触发器工作方式，触发器工作方式，亦可以将寄存器旁路掉，实现亦可以将寄存器旁路掉，实现组合逻辑工作方式。组合逻辑工作方式。全局时钟信号：全局时钟信号：该模式能够实现最快的时钟到输出性能，这时全局时该模式能够实现最

24、快的时钟到输出性能，这时全局时钟输入直接连接向每一个寄存器的钟输入直接连接向每一个寄存器的CLKCLK端。端。全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能：这种模式提供每个触这种模式提供每个触发器的时钟使能信号，由于仍使用全局时钟，输出速度较快。发器的时钟使能信号，由于仍使用全局时钟，输出速度较快。用乘积项实现一个阵列时钟：用乘积项实现一个阵列时钟：触发器由来自隐埋的宏单元或触发器由来自隐埋的宏单元或I/OI/O引脚的引脚的信号进行钟控，其速度稍慢。信号进行钟控，其速度稍慢。可编程寄存器的可编程寄存器的3 3种时钟输入模式：种时钟输入模式：3 3扩展乘积项扩展乘

25、积项 共享扩展乘积项结构共享扩展乘积项结构 每个每个LABLAB有十六个共享扩展有十六个共享扩展项。共享扩展项由每个宏项。共享扩展项由每个宏单元提供一个单独的乘积单元提供一个单独的乘积项，通过一个非门取反后项，通过一个非门取反后反馈到逻辑阵列中，可被反馈到逻辑阵列中，可被LABLAB内任何一个或全部宏单内任何一个或全部宏单元使用和共享。元使用和共享。共享扩展乘积项共享扩展乘积项并联扩展项馈送方式并联扩展项馈送方式 并联扩展项并联扩展项 并联扩展项是宏单并联扩展项是宏单元中一些没有被使元中一些没有被使用的乘积项，可分用的乘积项，可分配到邻近的宏单元配到邻近的宏单元去实现快速、复杂去实现快速、复杂

26、的逻辑函数。使用的逻辑函数。使用并联扩展项，允许并联扩展项，允许最多最多2020个乘积项直个乘积项直接送到宏单元的接送到宏单元的“或或”逻辑，其中逻辑，其中五个乘积项由宏单五个乘积项由宏单元本身提供，元本身提供，1515个个并联扩展项是从同并联扩展项是从同一个一个LABLAB中邻近宏单中邻近宏单元借用。当需要并元借用。当需要并联扩展时，联扩展时，“或或”逻辑的输出通过一逻辑的输出通过一个选择分频器，送个选择分频器，送往下一个宏单元的往下一个宏单元的并联扩展并联扩展“或或”逻逻辑输入端。辑输入端。4 4可编程连线阵列可编程连线阵列(PIA)(PIA) 5 5I/OI/O控制块控制块 EPM712

27、8S器件器件的的I/O控制块控制块 I/OI/O控制块允许每个控制块允许每个I/OI/O引脚单独被置成为引脚单独被置成为输入、输出和双向工输入、输出和双向工作方式。所有作方式。所有I/OI/O的引的引脚都有一个三态缓冲脚都有一个三态缓冲器，它的控制端信号器，它的控制端信号来自一个多路选择器，来自一个多路选择器，可以选择用全局输出可以选择用全局输出使能信号其中之一进使能信号其中之一进行控制，或者直接连行控制，或者直接连到地（到地（GNDGND）或电源上）或电源上(VCC)(VCC)上。上。 当三态缓冲器的控制当三态缓冲器的控制端接端接GND时，其输出时，其输出为高阻态，这时为高阻态，这时 I/O

28、引脚作为专用输入引引脚作为专用输入引脚使用。脚使用。当三态缓冲器的控制当三态缓冲器的控制端接端接VCC时，其输出时，其输出一直被使能，一直被使能， I/O引引脚作为普通输出引脚。脚作为普通输出引脚。8.6 FPGA8.6 FPGA的结构与工作原理的结构与工作原理 大部分大部分FPGA采用基于采用基于SRAM的查找表形成结构，就是用的查找表形成结构，就是用SRAM（静态随机存储器）来构成逻辑函数发生器。一个（静态随机存储器）来构成逻辑函数发生器。一个N输输入查找表（入查找表（LUT）可以实现）可以实现N个输入变量的任何逻辑功能。一个输入变量的任何逻辑功能。一个个N输入的查找表，需要输入的查找表，

29、需要SRAM存储存储N个输入构成的真值表，需个输入构成的真值表，需要用要用2N个位的个位的SRAM单元。显然单元。显然N不可能很大，否则不可能很大，否则LUT的利的利用率很低，输入多于用率很低，输入多于N个的逻辑函数、必须用几个查找表分开个的逻辑函数、必须用几个查找表分开实现。实现。s01bafbssaf21多路开关：多路开关：8.6.1 8.6.1 查找表逻辑结构查找表逻辑结构 FPGA查找表单元查找表单元 查找表LUT输入1输入2输入3输入4输出0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器 FPGA查找表单元内部结构查找表单元内部结构 8.6.2

30、 Cyclone8.6.2 Cyclone系列器件的结构与原理系列器件的结构与原理 CycloneCyclone器件主要由逻辑阵列块（器件主要由逻辑阵列块（LABLAB）、嵌入）、嵌入式存储器块、式存储器块、I/OI/O单元、单元、PLLPLL等模块构成，在各个模等模块构成，在各个模块之间存在着丰富的互连线和时钟网络。块之间存在着丰富的互连线和时钟网络。 CycloneCyclone器件的可编程资源主要来自逻辑阵列器件的可编程资源主要来自逻辑阵列块（块（LABLAB），而每个），而每个LABLAB都是由多个都是由多个LELE构成，构成，LELE即逻即逻辑单元，是辑单元，是CycloneCycl

31、one器件的最基本可编程单元。器件的最基本可编程单元。Cyclone LE结构图结构图 一个一个4 4输入的查找表输入的查找表LUTLUT进位链逻辑进位链逻辑一个可编程的寄存器一个可编程的寄存器4 4输入的输入的LUTLUT完成所有完成所有4 4输入、输入、1 1输出的组合逻辑功能，进位链逻辑带有进位选输出的组合逻辑功能，进位链逻辑带有进位选择，可以灵活地构成择，可以灵活地构成1 1位加法或者减法逻辑，并可以切换。每一个位加法或者减法逻辑，并可以切换。每一个LELE的输出的输出都可以连接到局部布线、行列、都可以连接到局部布线、行列、LUTLUT链，寄存器链。链，寄存器链。Cyclone LAB

32、结构结构 逻辑阵列块是由一系列的相逻辑阵列块是由一系列的相邻邻LELE构成。每个构成。每个Cyclone LAB包含包含1010个个LELE、LELE进位链进位链和级联链、和级联链、LABLAB控制信号、控制信号、LABLAB局部互连、局部互连、LUTLUT链和寄链和寄存器链。存器链。局部互连可以用来在同一局部互连可以用来在同一个个LABLAB的的LELE之间传输信号；之间传输信号；LUTLUT链用来连接链用来连接LELE的的LUTLUT输输出和下一个出和下一个LELE（在同一个（在同一个LABLAB中）的中）的LUTLUT输入；寄存输入；寄存器链用来连接器链用来连接LE(LE(在同一个在同一个LABLAB中中) )的寄存器输出和下的寄存器输出和下一个一个LELE的寄存器的数据输的寄存器的数据输入。入。LAB阵列阵列 LAB控制信号生成的逻辑图控制信号生成的逻辑图 LELE的控制信号包括两个时钟信号、两个时钟使能信号、两个异步清零、同的控制信号包括两个时钟信号、两个时钟使能信号、两个异步清零、同步清零、异步预置步清零