第7章 时序逻辑电路的应用

1、 第第7章章 时序逻辑电路的应用时序逻辑电路的应用本章主要内容本章主要内容(1) 寄存器寄存器(2) 串行加法器串行加法器(3) 计数器计数器7.1寄存器寄存器n寄存器是数字系统和计算机中用来存放数据或代码的一种寄存器是数字系统和计算机中用来存放数据或代码的一种基本逻辑部件，它由多位触发器连接而成。基本逻辑部件，它由多位触发器连接而成。n从具体用途来分，它有多种类型，如运算器中的从具体用途来分，它有多种类型，如运算器中的数据寄存数据寄存器器、存储器中的、存储器中的地址寄存器地址寄存器、控制器中的、控制器中的指令寄存器指令寄存器、I/O接口电路中的接口电路中的命令寄存器、状态寄存器命令寄存器、状

2、态寄存器等。等。n从基本功能上来分类，分为从基本功能上来分类，分为“没有移位功能的代码寄存器没有移位功能的代码寄存器”和和 “具有移位功能的移位寄存器具有移位功能的移位寄存器”。7.1.1 代码寄存器代码寄存器n主要用来接收、寄存和传送数据或代码。主要用来接收、寄存和传送数据或代码。n一个由一个由D触发器构成的触发器构成的4位代码寄存器如下图所示：位代码寄存器如下图所示：n由图可见，由图可见，4位输入数据同时进入寄存器，寄存器的四个输位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，这样的寄存器称为出端是同时有效的，这样的寄存器称为“并行输入并行输出并行输入并行输出”寄存器。寄存器。n

3、代码寄存器常常需要接收控制和清零功能，如下图所示：代码寄存器常常需要接收控制和清零功能，如下图所示：同步清零方式同步清零方式n当当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄存时，时钟脉冲到来，数据进入寄存器。器。n当当CLEAR=1时，时钟脉冲到来，将整个寄存器清时，时钟脉冲到来，将整个寄存器清0；当；当CLEAR=0时，寄存器可以进行正常的数据输入操作。时，寄存器可以进行正常的数据输入操作。异步清零方式异步清零方式n在下图所示的代码寄存器中，其清在下图所示的代码寄存器中，其清0操作是通过触发器的操作是通过触发器的复位端复位端R来实现的，也称为来实现的，也称为异步清异步清0方式

4、。方式。n在这种方式下，清零操作是独立于时钟在这种方式下，清零操作是独立于时钟CP的。它与上图的。它与上图所示的同步清所示的同步清0方式不同，那里是靠时钟脉冲本身将数据方式不同，那里是靠时钟脉冲本身将数据“0”打入触发器的。打入触发器的。由由JK触发器组成的触发器组成的4位代码寄存器位代码寄存器n以上几种代码寄存器全为以上几种代码寄存器全为“并入并入-并出并出”寄存器。在介绍寄存器。在介绍了移位寄存器后，还会看到了移位寄存器后，还会看到“并入并入-串出串出”、“串入串入-并出并出”以及以及“串入串入-串出串出”的寄存器。的寄存器。(5-8) 所谓“移位”，就是将寄存器所存各位 数据，在每个移位

5、脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：寄存器左移(a)寄存器右移(b)寄存器双向移位(c)7.1.2 移位寄存器移位寄存器(5-9)通常可按数据传输方式的不同对移位寄存器进行分类。移位寄存器的数据输入方式有串行输入和并行输入之分。串行输入就是在时钟脉冲作用下，把要输入的数据从一个输入端依次一位一位地送入寄存器；并行输入就是把输入的数据从几个输入端同时送入寄存器。移位寄存器的输出也有串行和并行之分。串行输出就是在时钟脉冲作用下，寄存器最后一位输出端依次一位一位地输出寄存器的数据；并行输出则是寄存器的每个寄存单元均有输出。FFFF

6、FFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入并出并入串出并入并出1. 移位寄存器的构成移位寄存器的构成 串入串入-串出的右移寄存器：串出的右移寄存器：假定：假定：寄存器初态为寄存器初态为0，VI I = 1101串行送入寄存器输入串行送入寄存器输入输入信号每经过输入信号每经过一级触发器，移一级触发器，移动了一个移存周动了一个移存周期，但波形形状期，但波形形状保持不变。保持不变。1Q2Q3Q4Q111012345678CPIV双向移位寄存器双向移位寄存器n既能左移又能右移的移位寄存器称为双向移位寄存器。下既能左移又能右移的移位寄存器称为双向移位寄存器。下图表示了一个由图表

7、示了一个由3位位D触发器和相应的控制电路构成的双触发器和相应的控制电路构成的双向移位寄存器。向移位寄存器。n双向移位寄存器的控制与操作：双向移位寄存器的控制与操作：左移控制左移控制右移控制右移控制操作操作00把寄存器清把寄存器清001右移右移10左移左移11不允许不允许n从逻辑结构上看，移位寄存器有以下两个显著特征：(1)移位寄存器是由相同的寄存单元所组成。一般说来，寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能，每个寄存单元的输出与其相邻的下一个寄存单元的输入之间的连接方式也不同。(2)所有寄存单元共用一个时钟。在公共时钟的作用下，各个寄存单元的工作是同步的。每输入一个时钟脉冲，

8、寄存器的数据就顺序向左或向右移动一位。2. 移位寄存器的应用移位寄存器的应用例例1 利用移位寄存器进行代码在两个寄存器间的串行相互传利用移位寄存器进行代码在两个寄存器间的串行相互传送。送。(A) (B)如图如图7.7所示。所示。(A) (B)，且要求，且要求A的内容不变的内容不变如图如图7.8所示。所示。 图图7.7 (A) (B)的实现的实现 n 图图7.8 (A) (B)的实现的实现 通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行 串并行转换或并串转换。并入并出数据寄存并入串出多位数据共信道传输串入并出共信道传输数据接收串入串出数字延迟例例2 移位寄存器

9、在数据通信中的应用。移位寄存器在数据通信中的应用。n移位寄存器移位寄存器A采用采用“并入并入-串出串出”的工作方式，即它并行接的工作方式，即它并行接收系统收系统A中的数据，然后逐位移出数据到通信线路上；中的数据，然后逐位移出数据到通信线路上；n移位寄存器移位寄存器B采用采用“串入串入-并出并出”的工作方式，即它是逐位的工作方式，即它是逐位串行接收由通信线路上传来的数据，每接收一位，移位一串行接收由通信线路上传来的数据，每接收一位，移位一次。当移位寄存器次。当移位寄存器B被装满之后，再并行输出到系统被装满之后，再并行输出到系统B中中去。去。例例3 利用移位寄存器实现码序列检测器。利用移位寄存器实

10、现码序列检测器。7.2 串行加法器串行加法器n前面讨论的加法器称为前面讨论的加法器称为并行加法器并行加法器。相加的二进制数有多。相加的二进制数有多少位就相应需要多少位全加器电路，各位的加法操作是并少位就相应需要多少位全加器电路，各位的加法操作是并行进行的。行进行的。n在实际使用中，对于速度要求不高的场合，还可采用在实际使用中，对于速度要求不高的场合，还可采用串行串行加法器加法器。串行加法器串行加法器比较：比较：n串行加法器结构比并行加法器简单，所用设备较省。串行加法器结构比并行加法器简单，所用设备较省。n串行加法器速度比并行加法器慢，实现串行加法器速度比并行加法器慢，实现n位二进制数相加，位二

11、进制数相加，串行加法器需要串行加法器需要n个个CP脉冲才能完成，而并行加法器只需脉冲才能完成，而并行加法器只需一个一个CP脉冲即可完成。脉冲即可完成。(5-23) 1、计数器的概念和分类、计数器的概念和分类（1）. 计数器的概念 计数器是一种用来对输入脉冲进行计数的时序逻辑电路 记忆输入脉冲的个数。用于定时、分频、产生节拍脉冲及进行数字运算等等。（2）. 计数器的分类按工作方式分：同步计数器和异步计数器。按功能分：加法计数器、减法计数器和可逆计数器。按计数器的计数循环规律(或称模数)来分：二进制计数器、十进制计数器、二十进制计数器等等。 7.3 计数器计数器2. 二进制同步计数器二进制同步计数

12、器n特点特点：计数脉冲同时作用到各位触发器的：计数脉冲同时作用到各位触发器的CP端，当计数端，当计数脉冲到来后，该翻转的触发器都同时翻转。同步计数器也脉冲到来后，该翻转的触发器都同时翻转。同步计数器也称并行计数器。称并行计数器。(1) 二进制同步加二进制同步加1计数器计数器n计数器的计数器的“模模”： 计数器工作时总是从某个起始状态出发，依次经过所有状计数器工作时总是从某个起始状态出发，依次经过所有状态后完成一次循环，通常称一次循环所包括的状态数为态后完成一次循环，通常称一次循环所包括的状态数为计数器的计数器的“模模”。n3位二进制同步加位二进制同步加1计数器的状态转换图如下图所示。由计数器的

13、状态转换图如下图所示。由图可见图可见,该计数器的模为该计数器的模为8。0 0 00 0 10 1 00 1 11 1 11 1 01 0 11 0 0用用D触发器构成三位二进制同步加触发器构成三位二进制同步加1计数器计数器n第一步：列出状态转换表（简称状态表）第一步：列出状态转换表（简称状态表）n第二步：列出触发器的激励函数表（简称激励表），以求第二步：列出触发器的激励函数表（简称激励表），以求出各触发器的出各触发器的D端激励函数表达式。端激励函数表达式。从次态真值表推出激励表从次态真值表推出激励表(以以D触发器为例触发器为例) D触发器的次态真值表触发器的次态真值表 D触发器的激励表触发器的

14、激励表输入输入现态现态次态次态DQQn+1 000010101111现态现态次态次态输入输入QQn+1 D0001000111113位二进制加位二进制加1计数器的激励表计数器的激励表现态现态次态次态激励函数激励函数Q3 Q2 Q1Q3n+1 Q2n+1 Q1n+1D3 D2 D10 0 00 0 10 0 10 0 10 1 00 1 00 1 00 1 10 1 10 1 11 0 01 0 01 0 01 0 11 0 11 0 11 1 01 1 01 1 01 1 11 1 11 1 10 0 00 0 0n第三步：利用卡诺图化简，得到第三步：利用卡诺图化简，得到D3,D2,D1的的激

15、励函数表达式：激励函数表达式：112121232132313QDQQQQDQQQQQQQDn第四步：根据激励函数表达式画出逻辑图第四步：根据激励函数表达式画出逻辑图(2) 二进制同步减二进制同步减1计数器计数器减减1计数器的计数器的状态图与二进制同步加状态图与二进制同步加1计数器相似，仅流向计数器相似，仅流向相反。相反。(3) 可逆计数器可逆计数器n可逆计数器是可逆计数器是兼有递加和递减两种功能兼有递加和递减两种功能的计数器，它能按的计数器，它能按照给定的控制信号从递加计数转换成递减计数，或者从递照给定的控制信号从递加计数转换成递减计数，或者从递减计数转换成递加计数，所以也称可逆计数器为减计数

16、转换成递加计数，所以也称可逆计数器为双向计数双向计数器器。n为了实现加、减计数功能，可逆计数器应设为了实现加、减计数功能，可逆计数器应设“加加1控制控制”和和“减减1控制控制”，有的还设有，有的还设有“计数控制计数控制”。一个由。一个由T触发触发器及有关控制电路构成的可逆二进制同步计数器如器及有关控制电路构成的可逆二进制同步计数器如图图7.19所示所示。 图图7.19 可逆计数器可逆计数器n由图由图7.19可以看出：当计数控制为可以看出：当计数控制为1时，若加时，若加1控制为控制为1，减减1控制为控制为0，则该计数，则该计数器具有加器具有加1计数功能计数功能；n当计数控制为当计数控制为1，若加

17、，若加1控制为控制为0，而减，而减1控制为控制为1时，则该时，则该计数器具有减计数器具有减1计数功能；计数功能；n当计数控制为当计数控制为0时，计数器不计数。显然，在计数控制为时，计数器不计数。显然，在计数控制为1时，加时，加1控制和减控制和减1控制不允许同时为控制不允许同时为1。7.3.4 非二进制计数器非二进制计数器n类型：十进制计数器、八进制计数器、循环码计数器等类型：十进制计数器、八进制计数器、循环码计数器等 举例：用举例：用D触发器设计触发器设计8421编码的十进制加编码的十进制加1计数器：计数器：n第一步：列状态转换表第一步：列状态转换表状态转换表状态转换表Q4Q3Q2Q1Q4(n

18、+1)Q3(n+1)Q2(n+1)Q1(n+1)0 0 0 00 0 0 1 0 0 0 10 0 1 0 0 0 1 00 0 1 1 0 0 1 10 1 0 0 0 1 0 00 1 0 1 0 1 0 10 1 1 0 0 1 1 00 1 1 1 0 1 1 11 0 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 0 1 0 1 0d 1 d 0 d 1 d 1 1 0 1 1d 0 d 1 d 0 d 0 1 1 0 0d 1 d 1 d 0 d 1 1 1 0 1d 0 d 1 D 0 d 0 1 1 1 0d 1 d 1 d 1 d 1 1 1 1 1d 1 d 0 d 0 d 0 n第二步：卡诺图化简，求各第二步：卡诺图化简，求各D触发器的激励函数表达式。触发器的激励函数表达式。n第三步：画出计数器的逻辑图。第三步：画出计数器的逻辑图。n第四步：检查所有设计的计数器是否存在第四步：检查所有设计的计数器是否存在“挂起挂起”现象。现象。n由此画出的相应的状态转换图称为由此画出的相应的状态转换图称为完整状态图，完整状态图，其中既包其中既包含含有效状态序列有效状态序列，也包含，也包含偏离状态序列偏离状态序列。n如果偏离状态经过几个节