第07章时序电路

1、 数字集成电路设计2nd时序电路 数字集成电路设计2nd时序电路图图7.1 利用正沿触发寄存器的有限状态机的方框图利用正沿触发寄存器的有限状态机的方框图组合逻辑寄存器输出下一状态CLKQD当前状态输入本书中: 锁存器是电平敏感 寄存器是边沿触发 数字集成电路设计2nd时序电路q锁存器时钟低时存储数据 时钟高地传输数据DClkQDClkQq寄存器时钟上升沿是传输数据其他时间存储数据ClkClkDDQQ 数字集成电路设计2nd时序电路qLatch: 电平敏感 D 锁存器q寄存器寄存器: 边沿触发 主从触发器, D 触发器, D 寄存器DFlopLatchQclkclkDQclkDQ (latch)

2、Q (flop) 数字集成电路设计2nd时序电路InclkInOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n 数字集成电路设计2nd时序电路 当 f = 0时N导通 当 f = 1时P导通NLatchLogicLogicPLatchf 数字集成电路设计2nd时序电路tCLKtDtc2qtholdtsutQDATASTA

3、BLEDATASTABLERegisterCLKDQ 数字集成电路设计2nd时序电路CLclkinoutclkclkclkCLCLPipelineFinite State Machine 数字集成电路设计2nd时序电路ClkDQtC2QClkDQtC2QtD2Q寄存器锁存器 数字集成电路设计2nd时序电路q寄存器q2-相锁存器q脉冲锁存器Flip-FlopsFlopLatchFlopclkf1f2fpclkclkLatchLatchfpfpf1f1f22-Phase Transparent LatchesPulsed LatchesCombinational LogicCombinationa

4、lLogicCombinationalLogicCombinational LogicLatchLatchTcTc/2tnonoverlaptnonoverlaptpwHalf-Cycle 1Half-Cycle 1 数字集成电路设计2nd时序电路FlopAYtpdCombinationalLogicAYDQclkclkDQLatchDQclkclkDQtcdtsetuptholdtccqtpcqtccqtsetuptholdtpcqtpdqtcdqtpd逻辑传播延迟tcd逻辑污染延迟tpcqLatch/Flop Clk-Q 传播延迟tccqLatch/Flop Clk-Q 污染延迟tpdqL

5、atch D-Q传播延迟tcdqLatch D-Q污染延迟tsetupLatch/Flop 建立时间tholdLatch/Flop 保持时间污染 和传播延迟 数字集成电路设计2nd时序电路F1F2clkclkclkCombinational LogicTcQ1D2Q1D2tpdtsetuptpcqsetupsequencing overheadpdcpcqtTtt 数字集成电路设计2nd时序电路TcQ1L1f1f2L2L3f1f1f2CombinationalLogic 1CombinationalLogic 2Q2Q3D1D2D3Q1D2Q2D3D1tpd1tpdq1tpd2tpdq212s

6、equencing overhead2pdpdpdcpdqtttTt 数字集成电路设计2nd时序电路TcQ1Q2D1D2Q1D2D1fpfpfpCombinational LogicL1L2tpw(a) tpw tsetupQ1D2(b) tpw tsetupTctpdtpdqtpcqtpdtsetupsetupsequencing overheadmax,pdcpdqpcqpwtTtttt 数字集成电路设计2nd时序电路holdcdccqtttCLclkQ1D2F1clkQ1F2clkD2tcdtholdtccq 数字集成电路设计2nd时序电路1,2holdnonoverlapcdcdccq

7、tttttCLQ1D2D2Q1f1L1f2L2f1f2tnonoverlaptcdtholdtccqHold time reduced by nonoverlapParadox: hold applies twice each cycle, vs. only once for flops.But a flop is made of two latches! 数字集成电路设计2nd时序电路holdcdccqpwttttCLQ1D2Q1D2fptpwfpL1fpL2tcdtholdtccqHold time increased by pulse width 数字集成电路设计2nd时序电路q传输管锁

8、存器q优点+ 小+ 低时钟负载q缺点 Vt 下降 信号不重建 输出端对输入端影响 输出噪声敏感 动态节电 扩散区作为输入输出DQfUsed in 1970s 数字集成电路设计2nd时序电路q传输门锁存器+ 没有 Vt 下降- 需要反向时钟DQff 数字集成电路设计2nd时序电路q添加反相器缓冲+ 信号可以重建+ 没有输出端对输入端的影响+ 改进输出的噪声性能改进扩散区作为输出 输出反向DffXQDQff 数字集成电路设计2nd时序电路q添加三态门反馈+ 静态逻辑 输出端对输入端的驱动影响ffffQDX 数字集成电路设计2nd时序电路q添加输入缓冲+ 改进了输入端+ 不在反向ffQDXff 数字

9、集成电路设计2nd时序电路q输出添加缓冲+ 没有输出对输入的影响q使用最广泛+ 非常稳定 (most important)- 面积相当大- 速度也相当慢- 时钟负载也比较大ffQDXff 数字集成电路设计2nd时序电路q数据通路中常用锁存器+ 小一点, 快一点- 输入未加缓冲ffffQDX 数字集成电路设计2nd时序电路q寄存器由背靠背的锁存器组成DQffffXDffffXQQffff 数字集成电路设计2nd时序电路q使能端: en = 0不工作，两种实现方式 Mux: 增加了 D-Q 延迟 Clock Gating: 增加了时钟负载，建立时间DQLatchDQenenffLatchDQf01

10、enLatchDQf enDQf01enDQf enFlopFlopFlopSymbolMultiplexer DesignClock Gating Design 数字集成电路设计2nd时序电路q将输出强制拉低q同步 vs. 异步DffffQQffffresetDffffffQffDresetffQffDresetresetffresetSynchronous ResetAsynchronous ResetSymbolFlopDQLatchDQresetresetffffQreset 数字集成电路设计2nd时序电路qSet 端将输出强制拉高q异步set和reset的寄存器DffffffQffr

11、esetsetresetset 数字集成电路设计2nd时序电路Vi1Vo2Vo2 =Vi1Vo1 =Vi2Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1 数字集成电路设计2nd时序电路亚稳态与稳态工作点亚稳态与稳态工作点ACdBVi25 Vo1Vi15 Vo2ACdBVi25 Vo1Vi15 Vo2 数字集成电路设计2nd时序电路负锁存器负锁存器(当当 CLK= 0导通导通 )正锁存器正锁存器(当当 CLK= 1导通导通)CLK10DQ0CLK1DQInClkQClkQInClkQClkQ 数字集成电路设计2nd时序电路CLKCLKCLKDQ 数字

12、集成电路设计2nd时序电路CLKCLKCLKCLKQMQM仅用不重叠时钟 数字集成电路设计2nd时序电路10DCLKQMMaster01CLKQSlaveQMQDCLK图基于主从结构的正边沿触发寄存器 数字集成电路设计2nd时序电路QMQDCLKT2I2T1I1I3T4I5T3I4I6图.利用多路开关构成的主从正沿寄存器 数字集成电路设计2nd时序电路DQCLK2 0.50.51.52.5tc2q(lh)0.511.522.50time, n s e cVoltstc2q(hl) 数字集成电路设计2nd时序电路DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e

13、 c )(a) Tsetup5 0.21 n s e c0.60.8100.51.01.52.02.53.0DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e c )(b) Tsetup5 0.20 n s e c0.60.8100.51.01.52.02.53.0 数字集成电路设计2nd时序电路DQT1I1CLKCLKT2CLKCLKI2I3I4 数字集成电路设计2nd时序电路CLKCLKAB(a) Schematic diagram(b) Overlapping clock pairsXDQCLKCLKCLKCLK 数字集成电路设计2nd时序电路Forbi

14、dd e n S tat eSSRQQQQRSQQ00Q101001010110RQNOR-based set-reset 数字集成电路设计2nd时序电路SQRQM1M2M3M4QM5SM6CLKM7RM8CLKVDDQCross-coupled NANDsAdded clock 数字集成电路设计2nd时序电路输出电压和下拉器件尺寸的关系瞬态响应4.03.53.0W/L5 and 6(a)2.52.00.00.51.01.52.0Q ( Vo lt s )time (n s )(b)0 0.20.40.60.81 1.21.41.61.82012W = 1 mm3VoltsQSW = 0.9

15、mmW = 0.8 mmW = 0.7 mmW = 0.6 mmW = 0.5 mm 数字集成电路设计2nd时序电路DCLKCLKQ动态寄存器CLKCLKCLKDQ静态 数字集成电路设计2nd时序电路DCLKCLKD 数字集成电路设计2nd时序电路M1DQM3CLKM4M2CLKVDDCL1XCL2Master S t a g eM5M7CLKCLKM8M6VDDSlave S t a g e 数字集成电路设计2nd时序电路M1DQM4M200VDDXM5M8M6VDD(a) (0-0) 重叠M3M1DQM21VDDXM71M5M6VDD(b) (1-1) 重叠 数字集成电路设计2nd时序电路

16、CLKInVDDCLKVDDInOutCLKVDDCLKVDDOutNegative latch(当 CLK= 0导通)Positive latch(当 CLK= 1导通) 数字集成电路设计2nd时序电路CLKInCLKVDDVDDQPUNPDNCLKVDDQCLKVDDIn1In1In2In2AND锁存器在锁存器中包括逻辑 数字集成电路设计2nd时序电路CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4 数字集成电路设计2nd时序电路主从寄存器DClkQDClkQClkDataDClkQClkData脉冲触发寄存器L1L2L设计边沿触发寄存器的另一个解决

17、之道: 数字集成电路设计2nd时序电路CLKGDVDDM3M2M1CLKGVDDM6QM5M4CLKCLKGVDDXMPMN(a) reg i s t e r(b) gli t c h gen erati onCLKCLKG(c) gli t c h clo ck 数字集成电路设计2nd时序电路20.50.00.51.01.52.02.53.00.20.0 0.4QDtime (ns)Volts0.60.81.0CLKDCLK 数字集成电路设计2nd时序电路REGREGREGlogaCLKCLKCLKOutbREGREGREGlogaCLKCLKCLKREGCLKREGCLKOutb参考电路流

18、水线电路 数字集成电路设计2nd时序电路FGCLKCLKInOutC1C2CLKC3CLKCLKCompute Fcompute G 数字集成电路设计2nd时序电路InFOutffVDDffVDDffVDDC2C1GC3NORA CMOS对对 F and G的约束的约束? 数字集成电路设计2nd时序电路1ffVDDffVDDVDD偶数次静态反相偶数次静态反相 数字集成电路设计2nd时序电路 结构：组合逻辑 + 寄存器 组合逻辑可以是动、静态任意 希望动态组合逻辑和C2MOS寄存器配合工作l动态组合逻辑赋值， C2MOS采样l动态组合逻辑预充电， C2MOS保持 数字集成电路设计2nd时序电路f

19、In1In2In3fVDDPUNffOutffVDDVDDPDN(a) f模块组合逻辑组合逻辑锁存器锁存器ffVDDOutVDDPDNfIn1In2In3fVDDIn4In4VDD(b) f-模块数据以流水线方式传递 数字集成电路设计2nd时序电路数据以流水线方式传递 数字集成电路设计2nd时序电路 双 C2MOS的特点 级间不需要非反相 静、动态可以自由混合 锁存器可以内涵逻辑 锁存器之间可以内插逻辑 数字集成电路设计2nd时序电路InOutVinVoutVOHVOLVMVM+VTC with hysteresisRestores signal slopes 数字集成电路设计2nd时序电路Vint0VMVMtVoutt0 +tpt 数字集成电路设计2nd时序电路改变第一个反相器的转换电压改变第一个反相器的转换电压VinM2M1VDDXVoutM4M3Kn/kp增加，门阈值降低反之亦反 数字集成电路设计2nd时序电路2.5VX (V)VM2VM1Vin (V)具有滞环的电压传输特性.改变PMoS器件的尺寸比的影响。2.01.51.00.50.00.00.51.01.52.02.52.5Vx (V)k = 2k = 3k = 4k = 1Vin (V)2.01.51.00.50.00.00.51.01.52.02.5 数字