Spartan-6FPGAConfigurableLogicBlockUserGuide文档中文整理.v1

1、CLB概述2015年8月13日20:49CLB（可配置逻辑模块）是实现时序电路和组合电路的主要逻辑资源，每一个CLB单元通过一个交换矩阵连接到通用路由矩阵上。在一个CLB单元内，有一对slice，这两个silce各自单独成列，互不直连。CLB以及其内部的slice布局如下图所示，注意X?Y?的规律。Slice描述2015年8月13日21:30每一个slice有：逻辑函数生成器（LUT）4个存储元件8个这些单元可以提供逻辑和ROM功能。slice的种类slice有三种：SLICEX、SLICEL、SLICEM种类功能数量SLICEX最基本的slice；多路复用器50%没有存储功能，没有进位链SL

2、ICEL多功能多路复用器；算数进位链，可以串联同列的slice25%没有存储功能SLICEM上述功能外，还可将LUT用作64bit分布式RAM or 可变长的移位寄存器（最长32bit）25%每一列CLB包含两列slice，右边一列是SLICEX，左边一列SLICEL和SLICEM大约各占一半数量。（XC6SLX4没有SLICEL）三种slice的电路图CLB/Slice的资源配置2015年8月13日22:20一个CLB中的逻辑资源：Distribute RAM、Shift Registers只有SLICEM有。Arithmetic and Carry Chains只有SLICEL、SLICE

3、M有。Spartan-6系列FPGA的逻辑资源表：6输入LUT/逻辑单元=1.6Look-Up Table(LUT)2015年8月14日09:22Spartan-6系列FPGA的逻辑函数生成器即6输入查找表（LUT），每个slice有4个。一个LUT有：6个独立的输入端（A1-A6），2个独立的输出端（O5-O6）。每个6输入LUT可以用作输入端口输出端口传输时延1个任意6输入布尔函数O6与实现的函数无关2个任意5输入布尔函数A6被软件拉高，输入相同O5、O6与实现的函数无关LUT的输出去向LUT6链接的简单示意图：SLICEL、SLICEM有3个多路复用器：F7AMUX、F7BMUX、F8M

4、UX，这些多路复用器用来将4个LUT组合成7、8输入的函数。无论是在1个CLB内或是两个slice之间，slice之间没有直连路径来实现大于8输入的函数生成器，但是CLB的输出可以通过交换矩阵路由到CLB的输入端。存储元件2015年8月14日10:46每个slice有8个存储元件4个可以配置成D型边缘触发器（寄存器） or 电平敏感锁存器配置为D触发器时触发器的D端口，可以由LUT的O6输出端口通过AFFMUX、BFFMUX、CFFMUX、DFFMUX来驱动，也可由slice的输入端口AX、BX、CX、DX绕过LUT来驱动。配置为锁存器时当clk为低电平是，锁存器是透明的。另外4个只能配置成D

5、型边缘触发器（寄存器）D端口可以由LUT的O5输出端口来驱动。当上面的4个存储单元被配置为锁存器时，这4个存储单元将无法使用。clock (CLK)、clock enable (CE)、set/reset (SR)，这三个控制信号在1个slice中是共用的。Only the CLK signal has independent polarity but applies it to all eight storage elements. Any inverter placed on the clock signal is automatically absorbed.The CE and SR

6、signals are active High. All flip-flop and latch primitives have CE and non-CE versions.SR信号的优先级高于CE。初始化SR信号驱使存储单元进入SRINIT1或SRINIT0定义的初始化状态。在1个slice中，SRINIT1、SRINIT0可以为每个存储单元分别定义，RS类型（同步 or 异步）的选择是共用的。配置后的初始状态或全局定义的初始状态都是被同样的SRINIT选项所定义。任意时候，一旦GSR信号被宣告，就会置为初始状态。GSR信号总是在配置时被宣告，在配置后若想控制它，可以通过使用STARTUP

7、_SPARTAN6基元来实现。为了使设计的灵活性和利用率最大化，建议使用GSR，避免局部初始化信号。在设计中，任何存储元素的初始状态(SRINIT)，要么被INIT属性所定义，要么被RS所定义。如果两种方法都被使用，他们必须都是0或都是1。INIT=0或reset选择SRINIT0，INIT=1或set选择SRINIT1。无论是被global power-up/GSR还是被局域的SR初始化，存储元素必须被初始化为相同的值。1个存储元素不能既set又reset，除非它被定义为一个同步函数，那样它可以被划归在LUT里。当指定INIT为相反状态时，避免用控制输入端口实例化基元，例如，给1个reset

8、输入给FDRE（带复位端和使能端的寄存器），而初始化属性设置为1。当将1个设计从其他平台移植到Spartan-6架构时，应当小心。如果转变一个现有的FPGA设计，避免基元同时使用set和reset，比如FDCPE基元。虽然1个slice中的8个触发器可以被初始化为不同的值，但它们必须使用同样的SR输入。第二次初始化控制需要使用1个多余slice，所以应使初始化信号最少化。对1个slice中的所有触发器，SR输入可以被关闭；当在LUT中以同步方式使用触发器时，SR输入也可被独立的应用于每一个触发器。无论LUT是被用作分布式RAM还是移位寄存器，SR信号对触发器都是有用的，这使得1个寄存器可以从分

9、布式RAM或者an additional pipeline stage in a shift register 读取数据，并且任然支持初始化。1个寄存器或者实现锁存器功能的4个存储单元的set和reset功能的配置选项如下：没有set或reset同步set同步reset异步set（preset）异步reset（clear）分布式RAM和存储器（SLICEM only）2015年8月15日00:39SLICEM中的函数生成器添加了数据输入和写使能，这使得函数生成器（LUT）可以配置成称为分布式RAM的同步存储器。多个LUT可以灵活地组合起来，存储较多数据。可以将分布式RAM配置成多种形式：ROM

10、2015年8月17日20:40所有LUT可以实现1个64*1位的ROM。有三种配置方式：ROM64*1、ROM128*1和ROM256*1。SLICEM和SLICEL中的ROM可以级连成更宽的ROM。移位寄存器（SLICEM only）2015年8月17日21:12SLICEM的LUT还可配置成32位移位寄存器，无需使用SLICE中提供的触发器。以这种方法使用的LUT可以将串行数据延迟1-32个时钟周期。移位寄存器的移位输入D和移位输出Q31用来将LUT级联成更长的移位寄存器，1个SLICEM里面的4个LUT可以级联，产生128个时钟周期的延时。CLB之间也可以连接组成移位寄存器，用于平衡数据

11、流水线的时序。需要延时或延迟补偿的应用可使用这些移位寄存器开发高效、低成本的设计。在同步FIFO和内容可寻址存储器（CAM）设计中，移位寄存器也很有用。多路复用器2015年8月18日00:07多路复用器F7AMUX、F7BMUX和F8MUX通常和函数发生器或者片上逻辑一起实现多种多路复用器。LUT可以实现如下多路复用器：1个LUT实现4:1多路复用器2个LUT实现8:1多路复用器4个LUT实现16:1多路复用器快速先行进位逻辑2015年8月18日08:37除了函数生成器外，SLICEM和SLICEL还包含专门的进位逻辑，用于slice中实现快速算数加减运算。CLB中有一个进位链能解决多位宽加法

12、、乘法从最低位向最高位进位的延时问题。先行进位逻辑有专用的进位通道和进位多路复用器（MUXCY），可以用来级联函数生成器，以实现更宽更复杂的逻辑函数，提高CLB的算数运算速度。Spartan-6中的进位链是上行进位链，每个slice具有4位的高度。考虑到进位链的上行结构特点，在设计中，要特别注意进位链的长度，因为如果当进位链长度超出1列时，进位会导致延时变长很多，影响时序。快速先行进位逻辑有1个原语，即CARRY4。互联资源2015年8月18日17:38Interconnect, also called routing.互联网络具有可编程能力，用来实现FPGA中功能单元（如：IOBs、 CLB

13、s、DSP slices、block RAM）的互联互通。大多数的互联特性对FPGA设计者是透明的，只有几种互联是在设计者的控制下的，如：时钟路由资源（通过clock buffers来选择），GTS、GSR（通过 使用STARTUP_SPARTAN6原语来选择）。了解通用的路由资源有助于考虑从底层规划设计的结构。类型2015年8月18日19:54Spartan-6架构中的路由根据他们的长度来分类，越长的路由速度越快。Fast InterconnetsSingle InterconnectsDouble InterconnectsQuad Interconnects互联延迟和优化设计中，根据应用

14、和负载的不同，互联延迟也不同。互联的类型、传输的距离、需要穿过的交换矩阵都影响着延迟。大多的时间问题都是通过检查块延迟并使用更少的层级、更快的路径来解决。If interconnect delays seem too long, increase PAR effort levels or iterations to improve performance along with making sure that the required timing is in the constraints file.减小互联延迟，往往要通过改变布局，而不是改变互联。全局控制信号2015年8月18日20:36

15、GSR、GTS不适用任何通用路由资源。STARTUP_SPARTAN6原语2015年8月18日20:42GSR、GTS信号资源是通过STARTUP_SPARTAN6原语定义和连接的。这原语允许用户定义这些专用网络的资源。GSR和GTS信号在配置过程中总是有效的，在STARTUP原语上将信号连接给它们定义了配置完成后如何控制它们。默认的，它们在配置后的启动阶段，被选中的时钟周期内是失效的。综述2015年8月18日20:56底层布局Floorplanning can be done either before or after automatic place and route, but auto

16、matic place and route is always recommended first before specifying user floorplanning.The PlanAhead Design Analysis tool provides a graphical view of placement, and helps the designer make choices between RTL coding and synthesis and implementation, with extensive design exploration and analysis fe

17、atures.CLB/SLICE的时钟模块2015年8月18日15:09LUT和存储元件的时间模块2015年8月18日15:16slice简化图，只显示了与时间模块相关的元素：时间参数时间特征分布式RAM的时间模块（SLICEM only）2015年8月18日15:59时间参数时间特征移位寄存器的时间模块（SLICEM only）2015年8月18日16:14时间参数时间特征进位链的时间模块（SLICEM and SLICEL only）2015年8月18日17:13时间参数时间特征CLB原语2015年8月18日11:36分布式RAM原语2015年8月18日11:37分布式RAM的原语管脚信号分布式RAM的每一个管脚是独立操作的。WCLKClock用于同步写的时钟WE/WEDEnable写使能A#:0、DPRA#:0、ADDRA#:0 ADDRD#:0Address选择读写的存储单元D、DID#:0Data InO、SPO、DPO、DOA#:0 DOD#:0Data Out输出要读的数据，或正