第4章 QUARTUS_II使用方法

1、EDA 技 术第4章QUARTUSII使用方法2本课程的目标18:01通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。3主要内容18:01一、QUARTUSII概述二、QUARTUSII的基本操作步骤三、 QUARTUSII实例演示18:014一、QUARTUSII概述QUARTUSII是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境,是进行SOPC设计的基础.集成环境包括以下内容:系统级设计,嵌入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验

2、证和仿真.其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。18:015二、 QUARTUSII的基本操作步骤双击Quartus II图标18:016Quartus II主界面18:017File菜单的一个实例18:018Quartus II主界面的一个实例9用户定制主界面 选择命令ToolsCustomize18:01在对话框中操作：10Quartus II设计流程18:01编写VHDL程序（使用Text Editor）编译VHDL程序（使用Compiler）仿真验证VHDL程序（使用WaveformEditor,Simulator）进行芯片的时序分析（使用Timi

3、ng Analyzer）安排芯片管脚位置（使用Floorplan Editor）下载程序至芯片（使用Programmer）18:0111三、 QUARTUSII实例演示18:0112开始一个新项目Project: 项目，工程，设计Quartus2只对项目进行编译，模拟，编程.而不对单独的文件，除非把该文件设置为项目18:01任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Wor

4、k library）1318:0114注意事项对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误；将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。15指定新项目的工作目录及名称在对话框中操作：（4）点击 Next 选择命令File | New Project Wizard（1）指定工作目录（2）指定项目名称（3）本项目顶层Entity 名称建议顶层文件名与顶层 Entity 同名；建议顶层文件名与项目名称相同。18:0118:0116将本项目所需文件包含

5、进来的窗口18:0117为本项目指定目标器件（ 1） 选 择 器 件 系 列（ 2） 选 择 Auto或具体器件（ 3） 点 击 Next18:0118指定所需的第三方EDA工具点击 Finish 或 Next18:0119设计的VHDL描述18:0120文本编辑器窗口出现Open选择适当的目录选择一个后缀为.vhd 的文件New选择 VHDL File鼠标左键点击 OK进入文本编辑器在 Quartus的主界面中选择菜单项 File选择 New 或 Open18:0121文本编辑器窗口文件名后缀：VHDL：.vhd；Verilog： .v；AHDL:.tdf。22在文本编辑器中利用VHDL模板

6、18:01选择Edit | Insert Template| VHDL（或点击鼠标右键 ）（ 1） 选 择 VHDL（ 2） 选 择 所 需 的 VHDL 模板18:0123插入Entity模板后的文本编辑器窗口将带双下划线的虚拟标识符替换为用户自己的标识符18:01244 位加法器的VHDL代码- 第 1 行- 第 2 行- operator + is overwrited in the packageLIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY Adder4 ISGENERIC

7、 ( width : integer := 4 );- 定义一个类属参数 width，其默认值为 4PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 );cin:IN std_logic;cout: OUT std_logic;Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 );END Adder4;18:014 位加法器的VHDL代码（续）ARCHITECTURE behav OF Adder4 ISSIGNAL temp: std_logic_vector ( width DOWNTO

8、0 );BEGINtemp = ( 0 & a ) + b + cin;cout = temp (width);sum = temp ( width - 1 DOWNTO 0 );END behav;- 第 20 行- 第 21 行25综合和编译18:0127编译前的准备工作Quartus II 只对项目进行编译 方法1：先借助于New Project Wizard创建一个新项目，再创建设计输入文件（已介绍）。 方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令ProjectSet as Top-Level Entity，（1）选择 Create Project（2

9、）点击 OK18:0128进入编译器选择命令ProcessingCompiler Tool ，打开编译器窗口：编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。编译器的 5 个主模块18:01分析和综合（Analysis & Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线；组装（Assembler）模块：形成编程文件；时序分析（Timing Analyzer）模块;产生EDA工具网表（EDA Netlist Writer）模块：目的是与其他EDA工具相衔接。2930编译结果的报

10、告18:01本例为加法器的编译结果：容易出现的错误18:01错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为：Error：Cant open VHDL “WORK”文件后缀名不是.vhd，在设定工程后编译时，报错为：Error ： Line1 ， File e:half_adderhalf_adder.tdf:TDFsyntax error设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Line1,VHDL Design File “adder.vhd“ mustcontain3118:0132发现并纠正VHDL代码中的错误故意制造一个错误：例

11、如将第20行末尾处的分号删除重新编译；编译器将产生出错报告 ；点击确定。点击确定18:0133发现并纠正VHDL代码中的错误（续）在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。鼠标双击该消息，文本编辑器中的出错位置被高亮度显示；纠正该错误重新编译通过；本例说明出错消息的不准确性，应首先纠正第1个错误。第 1 条出错信息18:01编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。34设计输入和编译成功设 计成 功模拟验证18:0136模拟前的准备工作准备好网表（netlist）

12、文件 ：如果准备进行功能模拟，在Analysis & Synthesis之后，使用命令ProcessingGenerate Functional SimulationNetlist；如果准备进行时序模拟：则使用完整的编译命令准备好测试向量文件 ：用波形编辑器（Vector / Waveform Editor）画出输入信号的激励波形（即测试向量）；以波形文件形式保存（后缀为.vwf）。18:0137打开波形编辑器绘制测试向量波形选择命令 FileNew执行以下操作打开波形编辑器窗口：（ 1 ） 选 择 Other Files（ 2 ） 选 择 VectorWaveform File（ 3 ） 点

13、 击 OK18:0138波形编辑器窗口工具条结点名字区波形区39指定模拟终止时间18:01在对话框中选择命令 EditEnd Time操作（本例为300 ns）引入欲观察的结点（信号）名18:01选择命令Edit Insert Node or Bus；或直接键入结点名；或点击Node Finder出现结点查找器窗口搜索结点名点击 Node Finder4018:0141在结点查找器窗口中查找结点（ 2 ） 点 击 Lis t（ 3）从 左 边 方 框 选 择 结 点 ，移 至 右 边 方 框（ 4 ） 点 击 OK从右向左移（ 1 ） 选 择 Pins : all从左向右移18:0142结点名

14、引入波形编辑器后的操作编辑输入激励信号波形：（1）拖动鼠标，选择一个时间段（2）在工具条中选择一个值，给信号赋值43输入激励信号波形编辑完毕后的结果18:01形成完整的测试向量（本实例为半加器的输入激励波形）：18:0144执行模拟（本例为功能模拟）使用命令ProcessingSimulator Tool ，出现模拟器窗口：（ 4） 点击 Start，启动模拟器测试向量波形观 察 模 拟 结果波形（ 2）产生功能模拟网表（ 3）指定测试向量文件（ 5 ） 点 击 Re port，（ 1 ） 选 择 Functional点 击 Ope n， 观 察45模拟结果示例（功能模拟）18:01本实例为半

15、加器功能模拟结果：18:0146执行模拟（本例为时序模拟）（ 1 ） 选 择 Timming（ 2）指定测试向量文件（ 3 ） 点 击 Start（ 4）模拟完毕之后，点击 Re port 观察模 拟结果18:0147模拟结果示例（时序模拟）本实例为半加器时序模拟结果：时延时延可编程器件的物理实现（1） 确定电路的输入/输出端口和引脚的对应关系；（2）将设计结果下载到可编程器件中，使之变成所希望的集成电路，这个过程称为编程（ Programming ）。引脚分配18:01如果设计者未明确地指定端口和引脚的对应关系，则是把引脚分配的权力交给了编译器；如果设计者部分地指定了引脚分配关系，则未指定的

16、引脚分配由编译器自动处理；如果设计者完全规定了引脚的分配关系，则编译器将严格遵照设计者的指定形成编程文件。4918:01引脚分配实例实例为前面介绍过的半加器，并且编译之前指定目标器件为EPM7032SLC44-5；编译之前未指定引脚分配；编译时由编译器自动指定引脚分配，其结果记录在文件half_adder.qsf中；为了观察编译器自动指定引脚分配情况：使用命令AssignmentsPin Planner 打开引脚规划器（Pin Planner）5018:0151引脚分配实例（引脚规划器示例）器件外观图成组引脚列表全部引脚列表18:0152引脚分配实例（观察引脚分配结果）观察引脚分配结果的方法：

17、鼠标移至已被分配的引脚（涂有深色）将显示对应端口名称。观察结果：x被分配到引脚24；y被分配到引脚21；half_sum被分配到引脚4；half_cout被分配到引脚5。鼠标53手工指定引脚分配部分改变上述引脚分配的实例：输入端口 x 分配给引脚8；输入端口 y 分配给引脚9其余引脚留给Quartus自动分配。18:01在Pin Planner的引脚列表中操作：在对应于 Location 的位置双击鼠标左键，将出现尚未分配的引脚名。对于本例，我们为端口 X 选择 PIN_8，为端口 Y 选择 PIN_9。54观察手工指定引脚分配的结果18:01使用命令 View | Show Fitter P

18、lacement（或者需要2次使用此命令）设计者指定的引脚分配55使手工指定引脚分配有效18:01重新编译才能使手工指定引脚分配有效；观察重新编译后的引脚分配引脚24变白色；引脚21变白色；引脚8变红色；引脚9变红色；18:0156取消此前对引脚的指定使用命令Assignments | Remove Assignments（ 2 ） 点 击 O K在弹出的窗口中操作：（ 1 ） 选 择应被取消的选项Pin, Location & RoutingAssignments对目标器件编程仍然沿用前文所用加法器的例子；实际上，编译完成之后就已经产生了编程文件（后缀为.pof）；编程之前再检查一遍，确保：18:01已经选定了合适的目标器件；经过模拟验证，电路的功能和时序关系和预期相符；输入/输出端口的引脚分配符合要求 。5718:0158可编程器件通过专用电缆和计算机相连下载电缆 Byteblaster 的另一端连接到计算机的并口可编程逻辑器件