易成承基于FPGA的IIR数字滤波器设计

1、附件2：取水许可证登记表取水（ ）字 第 号中华人民共和国水利部监制中华人民共和国取水许可证登记表（共 页，第 页）审批机关监督管理机关（若委托其他机关实施监督管理，应附具委托书）取水权人名称神木县中鸡镇板定梁塔煤矿法定代表人苗成良职务矿长单位类型集体行业类别煤炭申请取水起始日期许可证有效期通讯地址陕西省榆林市神木县中鸡镇高家畔村邮政编码联系人工作部门职务（职称）联系电话电子信箱867932620中华人民共和国取水许可证登记表（共 页，第 页）年取水总量万m3地表水万m3水源类型江河湖泊水库其他年取水量（万m3）最大取水流量(m3/秒或日最大取水量（m3/日）取水地点取水方式计量方式地下水万m

2、3水源类型普 通地热水矿泉水其 他年取水量（万m3）最大取水流量(m3/或日最大取水量（m3/d）取水地点取水方式计量方式中华人民共和国取水许可证登记表（共 页，第 页）取水标的城镇生活取水生活用水供水人口用水定额升/人日年取水量万m3公共用水年取水量万m3一般工业用水年取水量万m3工业取水主要产品设计年产量用水定额年取水量万m3农业取水设计灌溉面积亩有效灌溉面积亩主要作物品种灌溉定额（P=50%）m3/亩灌溉定额（P=75%）m3/亩年取水量（P=50%）万m3年取水量（P=75%）万m3发电取水发电分类（以标示）水电：一般水电（ ）；抽水蓄能发电（ ）火电：空冷（ ）；闭式循环水冷（ ）；

3、贯流式水冷（ ）；其它：机组台数与装机容量年发电量Kwh设计年利用小时h年取水量万m3水电分类的最小机组发电流量万m3/s火电分类的最高小时用水量米m3/h其他取水年取水量万m3用途：取水量年内分配（万m3）1月4月7月10月2月5月8月11月3月6月9月12月设计日最大取水量：万m3出现月份：中华人民共和国取水许可证登记表（共 页，第 页）水 井 工 程井号水源地点凿井深（m）孔径（m）日开采量（m3/d）出水流量（m3/s）备注补充说明中华人民共和国取水许可证登记表（共 页，第 页）提 水 工 程工程名称设计扬程（m）水泵型号设备取水能力（m3/s）台数设备总取水能力（m3/s）年取水总量

4、（万m3）备 注补充说明中华人民共和国取水许可证登记表（共 页，第 页）引 水 工 程取水建筑物名称取水建筑物主要特征值设计引水流量（m3/s）年取水总量（万m3）备注补充说明中华人民共和国取水许可证登记表（共 页，第 页）蓄 水 工 程 （一）（水电站专用）工程名称水源名称集雨面积(km2 库容特征水库调节方式最小下泄流量(m3/s发电引水口至尾水口河道长度(m总库容(万m3正常蓄水位(m库容(万m3防洪限制水位(m库容(万m3 死水位(m库容(万m3 工程设计任务蓄水期、运行期水量调度方案（原则）等补充说明中华人民共和国取水许可证登记表（共 页，第 页）蓄 水 工 程 （二）（非水电站）工

5、程名称水源名称集雨面积(km2 库 容 特 征设计供水情况备 注总库容(万m3正常蓄水位(m库容(万m3防洪限制水位(m库容(万m3 死水位(m库容(万m3 年供水总量(万m3供水保证率(%最小下泄流量(m3/s补充说明中华人民共和国取水许可证登记表（共 页，第 页）节水、计量和退水情况节水措施取水计量设施污废水处理措施处理设施处理规模处理工艺退水量t/d退水地点退水计量设施退水水质要求（包括主要污染物名称和总量）退水地点水功能区标准要求退水水质是否符合水功能区标准要求中华人民共和国取水许可证登记表（共 页，第 页）监督管理机关年 月 日 tdp 违章行为处理记录监督管理机关年 月 日监督管理

6、机关p年 月 日监督管理机关年 月 日监督管理机关年 月 日中华人民共和国取水许可证登记表（共 页，第 页）年 度 总 结 记 录监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日中华人民共和国取水许可证登记表（共 页，第 页）年 月 日取水许可变更记录监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日监督管理机关（印章）年 月 日基于FPGA的IIR数字滤波器设计学 院： 理 学 院 专 业： 电路与系统 姓 名： 易 成 承 学 号： 20110207

7、12 指导老师： 周骅老师 中国贵州贵阳2012年6月基于FPGA的IIR数字滤波器设计数字信号处理在科学和工程技术许多领域中得到广泛的应用，与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得较高的选择性，故本文采用一种基于FPGA的IIR数字滤波器的设计方案，分析了IIR数字滤波器的原理及设计方法，采用EDA技术中的模块化设计思想，就IIR数字滤波器中的一些关键电路进行设计,主要内容包括：时序控制模块、延时模块、补码乘加模块、累加模块和IIR数字滤波器的顶层设计。各模块采用VHDL进行描述后，进行了仿真和综合。仿真结果表明，本文所设计的IIR数字滤波器运算速度较快,系数改变灵活，有

8、较好的参考价值。一、系统设计原理1 IIR数字滤波器的原理一个数字滤波器的系统函数可以表示为： （1） 直接由得出表示输入输出关系的常系数线性差分方程为： （2） 式中、为滤波系数，当均为零时，该滤波器为FIR数字滤波器，当不均为零时，则为IIR数字滤波器。与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得高的选择性，所用的存储单元少，成本低、信号延迟小，并且IIR数字滤波器可以借助于模拟滤波器的设计成果，设计工作量相对较小，为此，本文就IIR数字滤波器进行相关讨论。IIR数字滤波器有直接型、级联型和并联型三种基本结构。由IIR数字滤波器的阶差分方程（2）式可知，设=2，则网络结构如

9、图1所示。x(na0b1a2b0a1y(nz-1z-1 图1 直接型结构 2 IIR数字滤波器的设计方法IIR数字滤波器的设计方法通常有模拟转换法、零极点累试法和优化设计法。1. IIR数字滤波器的模拟转换设计法利用模拟滤波器成熟的理论和设计方法来设计IIR数字滤波器是经常使用的方法。设计过程是：按照技术要求设计一个模拟滤波器，得到滤波器的传输函数，再按一定的转换关系将转换成数字滤波器的系统函数。将传输函数从s平面转移到z平面的方法有多种，但工程上常用的是脉冲响应不变法和双线性变换法。2. IIR数字滤波器的零极点累试法上述介绍的模拟转换设计法实际上是数字滤波器的一种间接设计方法，而且幅度特性

10、受到所选模拟滤波器特性的限制。例如巴特沃斯低通幅度特性是单调下降，而切比雪夫低通特性带内或带外有上、下波动等，对于要求任意幅度特性的滤波器，则不适合采用这种方法。下述介绍的在数字域直接设计IIR数字滤波器的设计方法，其特点是适合设计任意幅度特性的滤波器。在IIR数字滤波器的直接设计法中零极点累试法较为常用，设单位脉冲响应的零极点表达式为： （3）按照（3）式，系统特性取决于系统零极点的分布，通过分析，我们知道系统极点位置主要影响系统幅度特性峰值位置及其尖锐程度，零点位置主要影响系统幅度特性的谷值位置及其凹下的程度；且通过零极点分析的几何作图法可以定性地画出其幅度特性。上面的结论及方法提供了一种

11、直接设计滤波器的方法。这种设计方法是根据其幅度特性先确定零极点位置，再按照确定的零极点写出其系统函数，画出其幅度特性，并与希望的进行比较，如不满足要求。可通过移动零极点位置或增加（减少）零极点，进行修正。3.优化设计法IIR 数字滤波器除模拟转换设计法和零极点累试法外，还有一种直接在频域或者时域中进行设计，联立方程后需要计算机作辅助运算的方法，即所谓的优化设计法。3 IIR数字滤波器的硬件实现方案滤波器的实现主要包括两大类：DSPTMS320系列芯片的实现和ISP器件的实现（主要包括FPGA和CPLD）。其中利用DSPTMS320系列芯片实现滤波时速度较慢，而利用ISP器件实现时，其运算速度比

12、DSP器件要快好多倍。FPGA的实现包括其自带的核的实现方法和自编程实现方法。核的实现方法虽然好用并且结构缜密，但一般情况下使用的权限都会受到注册购买的限制，因此基于FPGA的自编程实现方法成了滤波器实现的首选。以下简要介绍IIR数字滤波器的设计方案和基于FPGA的实现方法。1.方案一：直接相乘累加式对于二阶的IIR数字滤波器，其传递函数为： (4滤波器信号流图见图1，在第n时刻，是当时的输入样本； 是n时刻的IIR滤波器的输出： (5因此，可以用硬件乘法器和硬件加法器来实现乘法和加法。由式(5可以看出，按照这种设计方法，要用到5个乘法器和6个加法器。对于FPGA的设计来说，这种方法的缺点是比

13、较耗费资源。2.方案二：基于ROM查表法的VHDL结构化设计采用ROM查表的方法，主要是为了避免使用硬件乘法器。二阶IIR的一般表示形式为： （6）其中是输入序列，是输出序列，和是系数。假设输入序列为位2的补码，并以定点表示，并1,对于可以表示为： (7式中：表示的第位，上标为0的是符号位，因此可以定义一个5bit为变量的函数为： （8）由此可以得到： （9）由于函数仅有32种可能取值，因此可以设计一个32*b位的ROM构成的如图2描述的基于ROM的实现结构。数据输入串行移入SR1和SR2，由抽头处得到，每计算出一个值后，便并行加载到SR3中，然后串行移入SR4，并在抽头处得到和。ROM的输入

14、地址由组成。按此方法设计的优点是避免了占主要运算量的乘法运算，节省了FPGA的硬件资源，缺点与FIR滤波器利用ROM方法设计相同，即使用不够灵活。当系数发生变化时，更改ROM内的数据十分不便，特别是当阶数比较大时，ROM内的数据较多，程序外的运算量也很大，修改数据更为不便。 图2 ROM查表法实现框图3.方案三：基于ROM查表法的改进型设计此方法结合了直接相乘累加式和ROM查表法的优点，使得设计灵活，设计周期短，节省资源。二阶IIR的一般表示形式为： （10）这里是输入序列，是输出序列，和是系数。设输入序列为位2的补码，并以定点表示，并1,对于可以表示为： （11）式中：表示的第位，上标为0的

15、是符号位，因此可以定义一个5bit为变量的函数为： （12）同理可得： （13）由此可以得到： （14）令，可以推出： （15）从式（15）中可以看出，可以用一个五路8位*1位乘法器在8个时钟周期内实现上述算式。其加法可以直接调用软件的库实现。本方案实现结构如图3所示。X(nX(n-1X(n-2X(n-1X(n-2输入b0kb1ka0ka2ka1k输出Y(n累 加 器图3 改进型实现框图图3中的作为FPGA接口上的A/D器件的转换数据输入寄存器，各寄存器内的数据与各自的系数的最高位相乘后，送入累加器相加，并且其和向左移一位，以实现乘2运算。下一个时钟，寄存器内数据与其系数的次高位相乘，再送入累

16、加器与其数据相加，再左移一位。接下的6个时钟进行类似的操作。第8个时钟后，累加器将其数据输出，即，并对累加器清零，同时将寄存器数据送入寄存器，将寄存器数据送入寄存器，同理，。接着再进行下一次运算。对上述三种方法相比较而言，方案三实现较为方便简洁，在节省了FPGA硬件资源的同时，使得设计灵活，设计周期大为缩短，故本设计在方案三为基础上作改进后，来实现IIR数字滤波器的。二、模块的建模、设计1时序控制模块的设计与仿真结果分析时序控制模块主要用来产生对其它模块的时序控制信号。模块的符号如图4所示，输入信号CLK是时钟信号，RES是复位信号，CLK_REG及CLK_REGBT是输出信号。图4 时序控制

17、模块图图5 时序控制模块仿真图时序控制模块仿真如图5所示，其中counter为程序内部计数信号，在clk的上升延到来时，counter以6个时钟为周期开始进行计数，clk_regbt每隔6个时钟输出一个低电平，clk_reg则每隔6个时钟后输出一个高电平。输出的两个时钟信号正好控制延时模块、补码乘加模块和累加模块的模块的运行。符合设计要求。时序控制模块程序见附录。2 延时模块的设计与仿真结果分析延时模块的符号如图6所示，其主要作用是在clk时钟作用下将差分方程的各、值延迟一个时钟,以实现一次延时运算，即当输入为xn和yn时，经过一次延时后其输出分别为x(n-1和y(n-1.其中yout是反馈输

18、入信号,xn是输入信号。图6 延时模块图图7 延时模块仿真图延时模块仿真图如图7所示，由图3-4可以看出当输入的xn、yout都为时，在时钟信号上升沿的作用下产生延时，经第一个时钟后x0、x1、x2、y0、y1的值分别为1，0，0，1，0。经第二个时钟后x0、x1、x2、y0、y1的值分别为2，1，0，2，1。经第三个时钟后x0、x1、x2、y0、y1的值分别为3，2，1，3，2。经第四个时钟后由此可见该模块仿真值正确。延时模块程序见附录。3 补码乘加模块的设计与仿真结果分析补码乘加模块主要用来实现输入序列、与系数、分别相乘后再相加的过程。即实现的算法。为了避免过多地使用乘法器，本设计中乘加单

19、元（MAC）的乘法器采用阵列乘法器，以提高运算速度。由于Maxplus的LPM库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出5。每个二阶节完成一次运算共需要6个时钟周期，而且需采用各自独立的MAC实现两级流水线结构，即每个数据经过两个二阶节输出只需要6个时钟周期。模块的符号如图8所示。图8 补码乘加模块图图9补码乘加模块仿真图补码乘加模块仿真图如图9所示，clk_regbt及clk_reg为输入时钟，由时序控制模块提供。、为系数，x0、x1、x2、y0、y1为输入信号，yout为输出信号，图3-3(b中75为x0、x1、x2、y

20、0、y1的值15和系数、相乘后再相加的结果，完成了补码乘加的功能。补码乘加模块程序见附录。4 累加模块的设计与仿真结果分析补码乘加模块所输出的信号送入累加器后，与寄存于累加器中的上一步计算的中间结果相加，最后将此步的计算结果经由输出引脚输出，所得信号即为最终结果。 即该模块主要实现youtput=yout+youtput(n-1的算法，模块的符号如图10所示。图10 累加模块图图11 累加模块仿真图累加模块仿真图如图11，其中res为复位信号，clk为时钟信号，yout为输入信号，由补码乘加模块的输出信号yout提供，由图中可以看出当输入信号为yout=，输出为youtput=，实现了累加的功

21、能。符合设计要求。累加模块程序见附录。三、顶层架构及仿真1顶层模块设计顶层模块设计采用了原理图输入方法，原理图输入方式非常直观，便于信号观察和电路的调节。图12顶层模块图本文设计的顶层文件名为iir.gdf,设计生成的逻辑符号如图3-5所示。顶层模块设计程序见附录。四、IIR数字滤波器的仿真与结果分析1 IIR数字滤波器的系统设计IIR数字滤波器顶层原理图如图13所示。为了便于理解整个系统的设计，现将系统的运行过程进行说明：图13 IIR数字滤波器顶层原理图系统先开始处于初始状态，当清零信号为“1”时，对整个系统进行清零。在清零信号为“0”的前提，时序控制模块在时钟clk上升沿的作用下产生两个

22、信号CLK_REG及CLK_REGBT，其中CLK_REG信号用来作为延时模块、补码乘加模块和累加模块的输入时钟，CLK_REGBT每隔6个时钟产生一个高电平作为这三个模块的复位信号。延时模块在接收到CLK_REG高电平信号时清零输出端，接收到低电平时，在CLK_REGBT上升沿的作用下对输入信号进行延时，以实现一次延时运算，而后将延时信号输出，送给补码乘加模块。补码乘加模块在接收延时信号的同时也接收读者输入的系数信号，在CLK_REGBT上升沿的作用下实现系数和延时信号的补码乘加运算，而此步骤需要6个时钟来完成，正好与时序控制模块的输出信号CLK_REGBT相一致。补码乘加模块的输出一部分送

23、入延时模块以实现信号的反馈，另一部分则送入到累加模块，在累加模块中进行结果累加后输出，得到最终结果。2 IIR数字滤波器的系统仿真与结果分析在各模块编译通过后将各模块进行了综合，针对不同的输入信号和不同的输入系数对IIR数字滤波器进行了仿真，仿真波形如图14所示。并将仿真值和计算值进行了比较，如表1中所示。（a）（b）（c）图14 IIR数字滤波器仿真图1 滤波后输出的数据输入数据Xn=0,1,2,3,4,5;a0=a1=a2=b0=b1=1计算值01411244780仿真值01411254369输入数据Xn=0,1,0,1,0,1;a0=a1=a2=b0=b1=1计算值012581524仿真

24、值012591523输入数据Xn=0,1,0,1,0,1;a0=2,a1=a2=b0=b1=1计算值0238142234仿真值0249172741由表1可见，仿真值结果正确，只是与真值之间存在一定的误差，仿真值越大时误差越大，这是由于有限精度算法所引起的误差，经累加器累加后使得误差变得越来越大，要解决这一问题可以通过增加二进制位数来提高系统的运算精度。六、结语本文采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法，然后通过MAX的设计平台，采用模块化、层次化的设计思想将整个IIR数字滤波器分为四个功能模块：时序控制模块、延时模块、补码乘加模块、累加模块

25、。分别对各模块采用语言VHDL进行描述后，进行了仿真和综合。仿真结果表明，本文所设计的IIR数字滤波器运算速度较快。但由于有限精度算法问题致使仿真结果存在一定的误差，针对这一问题可以通过增加二进制位数来提高系统的运算精度。附录 各模块VHDL程序时序控制模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity control isport( clk,res:in std_logic;clk_reg,clk_regbt:out s

26、td_logic ;end;architecture bhv of control issignal counter，count_bt:integer ;signal clk_en:std_logic;beginclk_regbt=not clk and clk_en;clk_reg=not clk and not clk_en;process(clk,resbegin if(res=1then counter=0; count_bt=0;elsif(clkevent and clk=1thenif( counter6thenclk_en=1;counter=counter+1;count_b

27、t=count_bt-1;else counter=0; count_bt=0;clk_en=0;end if;end if;end process;end bhv;延时模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity delay is port (clk:in std_logic;res:in std_logic;xn:in std_logic_vector(4 downto 0;yout:in std_logic_v

28、ector(8 downto 0;x0,x1,x2:out std_logic_vector(4 downto 0;y0,y1:out std_logic_vector(8 downto 0;end delay;architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0;signal reg_y0,reg_y1:std_logic_vector(8 downto 0;beginprocess(res,clkbeginif (res=1 then reg_x0=00000;reg_x1=0

29、0000;reg_x2=00000;reg_y0=000000000;reg_y1=000000000;elsif (clkevent and clk=1 then reg_x2=reg_x1;reg_x1=reg_x0;reg_x0=xn;reg_y1=reg_y0;reg_y0=yout; -实现延时end if;x0=reg_x0;x1=reg_x1;x2=reg_x2;y0=reg_y0;y1=reg_y1; end process;end bhv;补码乘加模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_a

30、rith.all;use ieee.std_logic_unsigned.all;entity smultadd1 is port (clk_regbt,clk_reg:in std_logic;a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0;y0,y1:in std_logic_vector(8 downto 0;yout:out std_logic_vector(8 downto 0;end smultadd1; architecture bhv of smultadd1 issignal tan,tbn,tp2n:std_lo

31、gic;signal cnt:std_logic_vector(2 downto 0;signal ta,tb,taa,tbb:std_logic_vector(3 downto 0;signal tmpa,tmpb:std_logic_vector(4 downto 0;signal tp,tpp,tppp:std_logic_vector(7 downto 0;signal ytmp,p:std_logic_vector(8 downto 0;begin tmpa0;tmpb0;ta=tmpa(3 downto 0;tb=tmpb(3 downto 0;tan=tmpa(4;tbn=tmp

32、b(4;taa=not ta +1 when (tan=1 else ta; -将输入转换为补码tbb=not tb +1 when (tbn=1 else tb;tp2n=tan xor tbn;tp=taa*tbb; -完成补码相乘运算tpp=not tp +1 when (tp2n=1 else tp;p0 when (tmpb=00000 else tp2n&tpp;process(clk_reg,clk_regbtbeginif clk_reg=1 then cnt=000;ytmp0;elsif (clk_regbtevent and clk_regbt=1 thenif cnt5

33、 then cnt=cnt+1;ytmp=ytmp+p; -完成补码相乘后的相加运算elsif(cnt=5 then if ytmp(8=1 thentppp=not ytmp(7 downto 0+1;yout(7 downto 0=tppp;yout(8=ytmp(8;else tppp=ytmp(7 downto 0;yout(7 downto 0=tppp;yout(8=ytmp(8;end if;end if;end if;end process;end bhv;累加模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_l

34、ogic_unsigned.all;use ieee.std_logic_arith.all;entity addyn isport (clk:in std_logic;res:in std_logic;yout:in std_logic_vector(8 downto 0;youtput:out std_logic_vector(8 downto 0;end addyn;architecture bhv of addyn issignal y_out,y_ou:std_logic_vector(8 downto 0;beginprocess(res,clkbegin if res=1 then youtput=000000000;elsif (clkevent and clk=1 theny_ou=yout;y_out=y_ou+y_out; -实现累加功能youtput=y_out;end if ;end process;end bhv;顶层模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity iir is port (clk:in std_logic;res:in std_logic;a0