实用ESD防护设计方法

1、 实用ESD防护设计方法陆健 赵健 徐佰新无锡华润矽科微电子有限公司论文摘要：本文就芯片设计中I/O口静电放电(Electrostatic Discharge, ESD)保护器件设计方法，在某一ESD失效模式下端口间ESD防护解决办法，及某些特殊内部结构制约整个电路ESD水平的解决办法；并介绍了一些新的射频电路ESD保护结构,对如何提高芯片整体ESD性能作了一定的实际研究与总结, 在整体把握电路的ESD水平上给出一点启示。1.引言静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁

2、强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。芯片的抗ESD能力是可靠性方面的一个非常重要的因素，电路的整体ESD能力有时往往是客户接受产品的一个非常重要的门坎，对于版图设计人员来说，如何整体把握电路ESD能力已是迫在眉睫，而非单单某些PIN的ESD能力提高。一直以来，人们对电路的ESD保护都重点放在了I/O口处的ESD保护结构上，不遗余力的对其进行优化改进。这种优化措施对有的电路的ESD保护有很大帮助，但是对有的电路却没什么效果。针对这些优化ESD保护结构后仍旧没有改进的电路，我们进行了深入分析和大量讨论，发现电路的ESD特性不仅与电路中的ESD保护结构有关

3、，还与电路内部结构有很大的关系。ESD防护电路的安排必须全方位地考虑到ESD测试的各种组合，因为一颗IC的ESD 失效是看整颗IC所有脚中，在各种测试模式下，最低之ESD耐压值为该颗IC的ESD值。射频电路的频率一般工作在低频段（30K300K），中高频（3M30M），高频（400M以上），在低频和中高频的ESD保护可以沿用一般的保护结构，但当电路工作在高频端时由于静电放电保护电路所造成的寄生效应，通常会造成射频电路的功率增益衰减，并且会增加噪声，在GHz频段的损害会更严重。因此，工作在高频的射频电路对ESD保护提出了新的要求：低寄生电容，固定的输入电容(波动不超过1)，不受衬底耦合噪声影响以

4、及比较高的抗ESD电压。2.正文2.1对于版图设计人员来说，整体把握电路ESD能力是一个渐近的过程。其必须以理论为依据，通过实际ESD测试为结论，通过IC缺陷分析仪找到失效点，再以理论为依据进行改进，通过实际测试验证的过程。以下结合两个电路的实际案例改进过程;分别对电路可靠性方面ESD设计思想从I/O防护、内部电路特殊结构、及射频电路ESD设计特点作为阐述。 CS7732是带十四位模数转换电路的微控制器,采用的工艺为CSMC 0.5um DPTM工艺。CS7732Y为CS7732的移线产品，采用TSMC 0.35um DPTM工艺。CS7732为多电源供电芯片，除了VDD,GND两个PIN外，

5、还包括模拟电源VDDA和模拟地AGND，倍压电路所用的正电压VDDP和VSSP，及倍压电路输出VGG.其整个电路的耐压为： 通过对电路失效点分析，寻找失效原因。对电路内的失效端口CA,CB口分析：从EMI分析看，电路损坏处在芯片内部，而本身的I/O薄栅管保护结构没有损坏。实际的保护结构如下图2.1：图2.1考虑到电路的压点通过铝线直接与内部相连，CA,CB PIN对VSSP打击时电路易在接内部电路NMOS管漏端最靠近CB PIN处损伤。大部分ESD能量在口上没有被泄放掉直接串入内部电路。根据实际版图情况后作了修改。在CA,CB PIN口 ，由原来直接通过铝线到内部电路NMOS管漏端的，现通过一

6、有源区电阻再到NMOS管漏端,目的为了使大部份ESD 能量能在口上经寄生二极管泄放。为增加NMOS管寄生二极管的接触性，相应增加了两排孔。修改后版图图形如下图2.2： 加入一段有源区电阻,增加了两排孔 图2.2CA,CB等模拟引脚只有单NMOS管保护，其ESD耐压维持在1.1KV附近，考虑到CA,CB 对VSSP失效主要为NS模式，所以在分版CS7732Y时在CA,CB两脚增加了两个对VSSP的N型DIO，在线路上分析增加二极管对电路功能没有影响。修改后的图形图2.3：VSSPCACBN型DION型DIO图2.3另外在电路内部的整体保护ESD结构为对于每个指状寄生二极管在版图上环境不一样，以至

7、寄生的反向二极管局部承受的能量有差异。体现在栅上孔的排列，外SUB环上的孔排列。鉴于电路中其它保护单元结构与之相同，现全部对该保护结构更改。更改后的保护结构单元每个薄栅管孔的均匀性，衬底接触性一致，使ESD能量在每个泄放通路均匀流过。通过以上修改：实际CS7732Y在CSMC 0.35um mixed signal 工艺平台上整体ESD水平从原来CS7732的500V，提升到3200V.2.2 我们知道电路耐ESD水平是针对整个芯片的耐压程度来衡量的，其不仅仅只针对I/O区域的保护器件。一直以来，对电路的ESD保护都重点放在了I/O口处的ESD保护结构上，不遗余力的对其进行优化改进。这种优化措

8、施对有的电路的ESD保护有很大帮助，但是对有的电路却没什么效果。针对这些优化ESD保护结构后仍旧没有改进的电路，我们进行了深入分析,发现电路的ESD特性不仅与电路中的ESD保护结构有关，还与电路内部结构有很大的关系。 下面就我们设计的一款计算器电路CS6057作为一个实际案例分析。 计算器电路6057的ESD保护电路，采用的是通用的RC保护结构，如图2.4所示：图2.4 电路中采用的ESD保护结构我们曾经多次优化它的ESD保护结构，比如调整电阻、电容，以及后一级NMOS管的宽长比，还有一些其它细节，但是都没有太大改善，它的ESD特性一直不是很好。对VDD的负电压总是不能通过1KV。 下面是它的

9、ESD测试结果：测试模式：HBM静电耐量: 800V测试序列数量通过电压ALL TO VDD+3+2000VALL TO VDD-3-800VALL TO GND+3+2000VALL TO GND-3-2000VIO TO IO+3+2000VIO TO IO-3-2000V2.2 盲目的只对ESD保护结构进行优化似乎没有什么效果。于是我们通过ESD失效分析，将分析的目标转移到了电路内部。通过照片定位分析，发现如下图（图2.5）中标注的NMOS管处容易失效。 图2.5 电路失效分析的照片定位图具体电路结构如下图2.6所示： 图2.6 失效处对应的逻辑结构 经过分析，我们发现失效的管子就是两个

10、传输门中漏端接VDD的N1管。这是一个宽长比为5/0.5的普通NMOS管，这种结构如果只从逻辑结构上分析是看不出什么问题的，但是在版图上处理不当的话就很容易造成ESD击穿。再在这个电路中仔细查找了一番，发现类似的结构还有很多，比如一些用NCODE注入来实现的OPTION，还有一些斯密特触发器等等。逻辑结构如下图（图2.7）所示：图2.7 斯密特触发器结构经过分析，我们认为这种结构中的P3管和N3管都有可能是ESD的瓶颈所在，它在电源与地间受到ESD干扰时拿N管为例，一个N管的源端接VDD,而附近的一个N管源端接GND,其这两个相邻的管子寄生的电源地间NPN三极管被触发打开，造成该点处被烧毁。要

11、想改良电路的ESD特性，就必须优化这些不合理的地方。由此，我们制定出新的优化方案：电路中的NMOS管的漏端不能直接接电源，PMOS管的漏端不能直接接地。电路中所有的这种结构都要在不改变电路功能和性能的前提下加以优化。方案制定好以后，我们对电路进行了仔细梳理，逐个分析电路中的不合理结构。能与电源直接断开的就坚决断开，实在不能与电源断开的就串一个小电阻，相对来说隔离一下。内部电路优化完成以后，为了与以前的优化方案形成对比，我们对I/O口部分未作任何改动。改良后的电路经过ESD测试，所有的管脚的ESD特性均超过2KV。这说明我们对该电路的改进方案是正确的。从而也说明了电路的内部结构对整个电路的ESD

12、特性也有很大的影响，作为版图设计时必须注意内部电路结构的特殊性。2.3 射频电路的ESD防护射频电路的频率一般工作在低频段（30K300K），中高频（3M30M），高频（400M以上），在低频和中高频的ESD保护可以沿用一般的保护结构，但当电路工作在高频端时由于静电放电保护电路所造成的寄生效应，通常会造成射频电路的功率增益衰减，并且会增加噪声，在GHz频段的损害会更严重。因此，工作在高频的射频电路对ESD保护提出了新的要求：低寄生电容，固定的输入电容(波动不超过1)，不受衬底耦合噪声影响以及比较高的抗ESD电压。 通常的ESD采用栅极接地或接电源的MOS管保护，此类器件通常以大尺寸实现，漏端通

13、常都留有足够的静电放电距离。例如HHNEC 0.35um要求PMOS达到396/0.78,NMOS管达到200.4/0.81,而且是以多指结构并联。这样大尺寸的保护结构的源漏对衬底和栅极对地寄生电容比较大，同时还会产生栅对源漏的交叠电容，会额外增加输入端的电容。如图2.8 图2.8输入端的保护电路将会等效为图2.9 图 2.9上图中，以HHNEC CZ6H工艺为例，PAD上铝是108108um，产生的寄生电容在0.3PF以上，加上两个保护管的寄生电容，射频输入端相当于在电源和地之间分别两个达到PF级的旁路电容，因而会对输入信号造成严重衰减。2.3.1可控硅ESD保护结构（SCR）在NWELL内

14、P+掺杂实现阳极的可控硅整流器（SCR），与在P型衬底上N掺杂的NMOS管相比有较小的寄生电阻，可以用在射频电路ESD防护中。SCR在触发前后电阻变化很大，可以承载较大的ESD电流。但是SCR的触发电压比较高，一般在30伏以上，因此必须克服较高的触发电压和较慢的导通速度之间的矛盾，用以保护在射频工艺下较薄的栅极氧化层。下图2.10是SCR的剖面示意图 图2.102.3.2减小PAD寄生效应为了使射频输入端寄生电容不超过1000FF，通常在保护结构中采用二极管结构代替栅接地NMOS结构（salicide工艺），配以有效的电源间静电放电钳制电路，同时注意减小PAD的寄生效应。对于PAD设计应该在保

15、证邦定有效的情况下尽量做小面积。如图2.11 图2.11 在多层金属连线的工艺中，PAD上覆盖铝应选择TOP METAL，这样能增加到衬底的介质层厚度，减少寄生效应。单是只覆盖一层铝会造成封装失效高，因此在TOP METAL下应覆盖小块状的LOWER METAL 。如图2.12 图2.12在PAD下面的Nwell和P Diffsion, P Diffsion和衬底之间形成Cp和Cn两个截面电容，Cp和Cn以及Cm之间的串连接法，可以明显的降低PAD的寄生效应。2.3.3 串连多晶硅二极管 随着频率的进一步上升至GHz以上，二极管尺寸的寄生影响对RF信号也将明显，增益下降，噪声指数上升，而ESD

16、保护要求必须保证一定的二极管尺寸，因此解决这种矛盾的一种寄生效应小的二极管出现了。利用浅沟槽隔离（STI）的polysilicon diode，STI技术保证了将二极管同衬底隔离开，极大的降低了寄生效应，同时polysilicon二极管的电位和衬底无关，因此可以将多个二极管串连使用代替Dn和Dp，进一步减小寄生电容。N个二极管串连的寄生电容是单个相 同二极管时的1/N倍。如图2.13 图2.13 如上图所示，通过金属硅化物自对准技术对多晶硅进行P和N的杂质分布，形成二极管的阴极和阳极，P+和N之间不注入，两个极分别用polycide连出。Polycide是在poly表面分布高导电率的金属硅化物

17、，一般是硅化钨或硅化钛，用以降低poly电阻。polysilicon二极管在降低寄生电容的同时也将衬底噪声隔离，符合RF器件的要求。2.3.4利用阻抗隔绝ESD保护电路 在2GHz以上频段时，即使使用有限尺寸的polysilicon二极管，仍然有寄生电容的存在，而此时要求寄生电容的最大规格不得大于200ff，在此要求下要实现高的ESD保护电压已经很困难了，因此出现了一种电感电容网络的阻抗隔绝技术已经被应用在了射频电路ESD保护电路中。在下面的RF ESD保护电路中，PAD到两个二极管Dp1和Dn1之间分别加入由电感L和电容C并联组成的LC网络，当其共振频率和RF 电路工作频率一致时，将会产生非常大的阻抗，隔绝二极管产生的寄生电容。如下示意图2.14 图2.14此设计将使得RF电路对ESD保护器件的寄生效应要求放宽，从而提高电路ESD能力。但是，由于电感是依靠寄生得来的,很难给出一个精确的模型,要得到高稳定性精确电感值比较困难，因此需要专门针对RF电路开发的工艺线才能实现。X.结束语以上通过几个电路的ESD改进过程作为案例分析，从发现问题，分析问题，再加上理论判断后经实测验证不断改善的过程。通过