FPGA时序分析

1、在给做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在设计工具中包含有种路径：O从输入端口到寄存器，O从寄存器到寄存器，O从寄存器到输出，o从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。从输入端口到寄存器：这种路径的约束是为了让设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延的信号。迟，使其能够保证系统时钟可靠的采到从外部芯片到影响主要有个因素：外部芯片的，电路板上信号延迟，数通常需要查外部芯片的数据手册。计算公式：查芯片的手册。约束名称：的计算。通常，每的线长可以按照来计算钟最大延迟的为这

2、个参数的含义是指让路径延迟（包括门延迟和线延迟）控制在寄存器到寄存器：约束条件的的参的也需要需要根据电路板实际的参数来电路板上最大延迟时时,钟延迟速度等级不同，这个参数也不同。例如：系统时钟那么输入延迟的值：的设计工具把的输入端口到第一级寄存器之间的以内。1这种路径的约束是为了让设计工具能够优化内寄存器到寄存器之间的路径，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最

3、大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。寄存器到输出：这种路径的约束是为了让设计工具能够优化内部从最后一级寄存器到输出端口的路径，确约束条件的影响主要有的参数通常需要查外部芯片的数电路板上最大延迟时保其输出的信号能够被下一级芯片正确的采到。约束的名称：个因素：外部芯片的，电路板上信号延迟，时钟延迟据手册。计算公式：例如：系统时钟-1.3以以，内=。8.7以，钟最大延迟输出延迟的值:这个参数的含义是指让的设计工具把最后一级寄存器到输出端口之间的路径延迟（包括门延迟和线延迟）控制在从输入端口到输出端口：这种路径是指组合逻辑的延迟，指信号从输入到输出没有经过任何寄存器。给这种路径

4、加约束条件需要虚拟一个时钟，然后通过约束来指定哪些路径是要受该虚拟时钟的约束。在和中都有相应的约束来处理这种路径。前面讲述了关于输入输出延迟的一些参数的含义和计算方法。如果要把这些参数和，的软件结合起来，也不是一件容易的事情。以前和的约束条件设定非常烦杂，各自都有一套。似乎大家也不太看重约束条件的设定，大多时候都是无论如何先上板，然后通过和来调。当规模大了之后，布线一次都需要很长时间，这种方法的弊端就越来越严重。实际上可以借鉴的设计方法：加比较完善的约束条件，然后通过仿真，时序分析，后仿真来解决问题，尽量避免在电路板上来调试。最先意识到这一点，它采用了的格式。的格式也得到了逻辑综合器的支持。而

5、且设定方法比较容易掌握。详细讨论一下这种格式的约束设定方法。时钟的设定方法：时钟要分成两种，一种是O从端口上直接输入的时钟，另一种O是在内部产生的时钟。内部产生的时钟又要分成两种，从锁相环出来的（包括的和的和从逻辑单元出来的，例如一般的计数器分频就是这种情况。从锁相环出来的时钟可以通过端口直接加，因为一般的综合工具和布线工具都能够自动的把端口的时钟约束传递到锁相环，并且根据锁相环的倍频关系自动施加到下一级。而从逻辑单元出来的就需要单独对其进行约束。在格式中，创建时钟的命令，后面要带个参数：的含义是指创建这个时钟约束的名字，而不是时钟本身的名字。要把这个约束和时钟信号关联起来，还需要在后面加些东

6、西。的单位缺省是是用来指定占空比。除了这三个参数以外，常常占，空,比为2以低，电平，还要加的命令，来指定时钟的输入端口。下面的例子是一个较为完整的设定时钟的例子：这个例子表示，有一个的约束，在这个约束中设定了时钟的周期为高电平。这个叫做的约束是针对这个端口的。如果是利用内部锁相环分频出来很多其他时钟的约束，可以不再另外施加其他约束，逻辑综合器和布线器都能根据锁相环的参数自动计算。如果是利用内部的逻辑单元分频出来的信号，则必须利用指定分频的寄存器名。例如上例：对于逻辑单元分频的时钟信号，也可以采用命令会更加精确。举例如下:这个约束命令描述了一个的约束，约束的对象是由分频次得到的时钟，这个时钟是由

7、这个寄存器产生的。在高速的系统中，对时钟的描述可能会要求的更多，更加细致。例如，会要求对时钟的抖动和时钟的延迟进行描述。在的文件格式中，可以通过两个命令来描述：和来设定。时钟的延迟相对来讲比较简单。延迟一般分为外部延迟和内部时钟线网的延迟。通常在约束时只对外部延迟做约束，在的命令后带的参数就可以了。例如：时钟的抖动要稍微复杂一些。因为这个值不但会影响到对的分析，也会影响到对的分析。因此，采用的参数要多一些。如果要理解这个命令对系统时序分析的影响，就需要对的延时计算的概念需要做更多的说明。对于的情况，就稍微复杂一些。因为的值既影响建立时间的计算，也影响保持时间的计算，因此，需要在设定时分别指明：

8、前面的内容里面提供了计算输入输出延迟的计算方法。输出延迟的命令是有几个参数要加：参考时钟，最大最小值，和端口的名称。如下面的例子中描述。输入延迟的命令很类似：对一些特殊的设计要求，例如不关心的数据传递路径和多拍的路径，还需要增加和的设定。这两个约束比较简单，容易设定，但是非常关键。如果设定的不好，系统性能会大打折扣。是指在时序分析中不考虑其延迟计算的路径。例如有些跨越时钟域的电路等。设定的方法:第一条命令是设定了从时钟域到时钟域的所有路径都为第二条命令设定了从到的路径为这两种路径在做时序分析时都会被忽略。的设定和的设定方法差不多。为了让逻辑综合器和布局布线器能够根据时序的约束条件找到真正需要优

9、化的路径，我们还需要对时序报告进行分析，结合逻辑综合器的时序报告，布线器的时序报告，通过分析，可以看出是否芯片的潜能已经被完全挖掘出来。关于如何看时序分析报告，如果有机会，也可以专门搞个讲座进行详细的讲解3A时序约束的概念和基本策略时序约束主要包括周期约束（到，即触发器到触发器）和偏移约束（到、到）以及静态路径约束（到）等种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好，综合布线工具就可以根据这个约束调整与相连的的综合实现过程，使结果满足的建立时间要求。附加时序约束的一般策略是先附加全局约束，然后对

10、快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对输入输出附加偏移约束、对全组合逻辑的路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。附加约束的基本作用提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。2.获得正确的时序分析报告几乎所有的设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，

11、从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。指定引脚位置与电气标准的可编程特性使电路板设计加工和设计可以同时进行，而不必等引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对加上引脚位置约束，使与电路板正确连接。另外通过约束还可以指定引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，新型可以通过引脚约束设置支持诸如、TC、等丰富的接口标准。另外通过区域约束还能在上规划各个模块的实现区域，通过物理布局布线约束，完成模块化设计等。周期

12、（I的含义周期的含义是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期的概念是时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据约束检查时钟域内所有同步元件的时序是否满足要求。约束会自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们之间约束值的一半。如下图所示的延迟将被默认限制为王：图周期的定义时钟的最小周期为：其中为时钟输出时间，为同步元件之间的组合逻辑延迟，为网线延迟，为同步元件的建立时

13、间，为时钟信号和延迟的差别。数据和时钟之间的约束为了确保芯片数据采样可靠和下级芯片之间正确地交换数据，需要约束外部时钟和数据输入输出引脚之间的时序关系（或者内部时钟和外部输入/输出数据之间的关系，这仅仅是从采用了不同的参照系罢了）。约束的内容为告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定的时刻，从而保证与下一级电路的时序关系。这种时序约束在中用（），（）等表示。在里常用、来表示。很多5其它时序工具直接用和表示。其实他们所要描述的是同一个问题，仅仅是时间节点的定义上略有不同。下面依次介绍。关于输入到达时间6根据上面介绍的周期（）公式,我们可以得到将公式代入公式：而满足时序关系后为负,所以这就是应该满足的时序关系。其中为输入端的组合逻辑、网线和的延迟之和，为输入同步元件的建立时间。数据延时和数据到达时间的关系ARRIVALDELAY.IAK图数据延时和数据到达时间示意图#为要求的芯片内部输入延迟，其最大值与输入数据到达时间的关系如上图所示。也就是说：所以：一要求输出的稳定时间从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来，根据这个数据对设计输出端的逻辑布线进行约束，以满足下一级的建立时间要求，保证下一级采样的数据是稳定的。计算要求的开笈申的器保输出稳定时间如下图所示图要求的输出稳定时间示意图公式的推导如