EDA技术及应用_第3章

1、1第第3章章 Altera公司的公司的CPLD/FPGA介绍介绍 23.1 Altera3.1 Altera公司的器件系列公司的器件系列3.1.1 CPLD3.1.1 CPLD器件器件 ALTERAALTERA公司的公司的CPLDCPLD包括：包括：MAXMAX系列、系列、MAXIIMAXII系列和系列和MAX VMAX V系列系列。 3 在在MAX3000AMAX3000A、MAX7000S/AE/BMAX7000S/AE/B等等CPLDCPLD器件中，基本构器件中，基本构造块称为宏单元（造块称为宏单元（MacrocellMacrocell），宏单元由可编程的），宏单元由可编程的“与与阵列阵

2、列”和固定的和固定的“或阵列或阵列”构成。构成。MAX3000（3.3V）MAX7000S（5V）MAX7000AE(3.3V) MAX7000B(2.5V)宏单元EPM3032AEPM7032SEPM7032AEEPM7032B32EPM3064AEPM7064SEPM7064AEEPM7064B64EPM3128AEPM7128SEPM7128AEEPM7128B128EPM3256AEPM7256SEPM7256AEEPM7256B256EPM3512AEPM7512AEEPM7512B512主要器件主要器件列表：列表：45MAXIIMAXII（2.5V,1.8V2.5V,1.8V）逻辑

3、单元逻辑单元（LELE）等效宏单元等效宏单元（MacrocellMacrocell）内置内置FlashFlash（bitbit）最大用户最大用户IOIO管脚管脚- -管脚管脚延时（延时（nsns）EPM240EPM2402402401921928192819280804.54.5EPM570EPM570570570440440819281921601605.55.5EPM1270EPM127012701270980980819281922122126.06.0EPM2210EPM22102210221017001700819281922722726.56.5 MAXIIMAXII是是Alter

4、aAltera新一代新一代CPLDCPLD器件，器件，MAXIIMAXII器件和传统的器件和传统的CPLDCPLD完全不完全不同，摒弃了传统的宏单元体系，采用查找表体系和行列布线，无需外同，摒弃了传统的宏单元体系，采用查找表体系和行列布线，无需外部配置。用户可以将配置数据集成到器件中进行在线编程。部配置。用户可以将配置数据集成到器件中进行在线编程。MAXIIMAXII器器件的主要性能指标见下表：件的主要性能指标见下表：67PLCC= Plastic J-lead chip carrier 塑料有引线片式载体封装塑料有引线片式载体封装TQFP= Thin quad flat pack 薄四方扁平

5、封装薄四方扁平封装 PQFP= Plastic quad flat pack 塑料四角形平面封装塑料四角形平面封装BGA = Ball-grid array 球珊阵列封装球珊阵列封装FBGA=Fine line BGA 微间距球珊阵列封装微间距球珊阵列封装器件的封装器件的封装89MAX IIMAX II构架的优势：构架的优势：10MAX IIMAX II的平面布局：的平面布局：11MAX V CPLD是CPLD的最新系列，也是市场上最有价值的器件。具有独特的非易失体系结构，并且是业界密度最大的CPLD，MAX V器件提供可靠的新特性，与竞争CPLD相比，进一步降低了总功耗。该系列非常适合各类市

6、场领域中的通用和便携式设计，包括，固网、无线、工业、消费类、计算机和存储、汽车，以及广播和军事等。MAX II CPLD 系列基于突破创新的体系结构，在任何CPLD系统中，其单位I/O引脚功耗和成本都是最低的。MAX II CPLD是瞬时接通、非易失器件，面向低密度通用逻辑和便携式应用 ，例如蜂窝手机设计等。 除了能够实现成本最低的传统CPLD设计之外，MAX II CPLD还进一步降低了高密度设计的功耗和成本，支持用户使用MAX II CPLD来替代高功耗、高成本ASSP（专用标准产品）或者标准逻辑CPLD。12MAXIIZCPLD具有零功耗特性，与低成本MAX II CPLD系列有相同的非

7、易失、瞬时接通优势，可实现多种功能。 MAX 3000ACPLD系列针对大批量应用优化了成本。采用先进的0.30-m CMOS工艺进行制造，基于EEPROM的MAX3000A CPLD系列提供瞬时接通功能，其密度范围在32至512个宏单元之间。MAX3000A CPLD支持在系统编程(ISP)，很容易在现场重新进行配置。可以针对连续或者组合逻辑操作来单独配置每一MAX3000A宏单元。 5.0-V I/OMAX 7000SCPLD系列对于需要5.0-V I/O的工业、军事和通信系统应用非常重要。133.1.2 Altera3.1.2 Altera的的FPGAFPGA1.FLEX1.FLEX系列

8、：系列：10K10K、10KA10KA、10KE 10KE 2.ACEX 1K2.ACEX 1K系列：系列： 基于查找表结构的低成本基于查找表结构的低成本FPGAFPGA，集成度在，集成度在3 3万到几十万门之间万到几十万门之间3.APEX3.APEX系列：系列：20K20K、20KE20KE 3 3万门到万门到150150万门，多核结构设计的万门，多核结构设计的FPGA FPGA 4. Cyclone4. Cyclone系列：系列： CycloneCyclone、 Cyclone IICyclone II 全铜、全铜、1.2V/1.5V1.2V/1.5V、90nm/130nm90nm/130

9、nm的的SRAMSRAM工艺，成本低，容量高，速度快工艺，成本低，容量高，速度快 5. Stratix5. Stratix系列系列: Stratix: Stratix、 Stratix IIStratix IIq 大容量存储资源，三种嵌入式存储模块类型适应设计的需求大容量存储资源，三种嵌入式存储模块类型适应设计的需求q 多种多种DSPDSP模块使模块使stratixstratix器件具备大数据量的数字信号处理能力器件具备大数据量的数字信号处理能力q 支持多种支持多种I/OI/O标准和高速接口标准和高速接口 q 采用嵌入式锁相环（采用嵌入式锁相环（PLLPLL）管理片内和片外时钟）管理片内和片外

10、时钟 ，具备时钟管理功能，具备时钟管理功能 q NiosNios嵌入式处理器嵌入式处理器 q 器件配置和远程系统升级器件配置和远程系统升级 14器件器件自适应自适应逻辑模逻辑模块块(ALM)等效逻等效逻辑单元辑单元(LE)M512RAM块块(512bit)M4KRAM块块(4Kbit)总总RAM (bit)DSP块块嵌入嵌入乘法器乘法器锁相环锁相环(PLL)Stratix II (1.2V)EP2S156 24015 60010478419 32812486EP2S3013 55233 8802021441 369 72816646EP2S6024 17660 4403292552 544 1

11、923614412EP2S9036 38490 9604884084 520 4484819212EP2S13053 016132 5406996096 747 8406325212EP2S18071 760179 4009307689 383 0409638412Stratix (1.5V)EP1S10-10 5709460920 4486486EP1S20-18 460194821 669 24810806EP1S25-25 6602241381 944 57610806EP1S30-32 4702951713 317 184129610EP1S40-41 2503841833 423 7

12、441411212EP1S60-57 1205742925 215 1041814412EP1S80-79 0407673647 427 5202217612Stratix IIStratix II、StratixStratix器件的主要性能指标器件的主要性能指标 153.1.3 3.1.3 宏功能块及宏功能块及IPIP核核 为了支持为了支持SOPCSOPC的实现，的实现，AlteraAltera提供了性能优良的宏模块、提供了性能优良的宏模块、IPIP核以及系统集成等完整的解决方案，减少了设计风险，缩核以及系统集成等完整的解决方案，减少了设计风险，缩短开发周期，提高所设计系统的总体性能。短开发

13、周期，提高所设计系统的总体性能。 IPIP模块的两种开发方式：模块的两种开发方式：v AMPPAMPP（Altera Megafunction Partner ProgramAltera Megafunction Partner Program），是是 ALteraALtera宏功能模块、宏功能模块、IPIP核开发伙伴的组织，核开发伙伴的组织，通过这个联盟，通过这个联盟，AMPPAMPP的所有厂商的所有厂商提供基于提供基于AlteraAltera器件的优化的宏功能模块、器件的优化的宏功能模块、IPIP内核。内核。v MegaCore MegaCore，是是AlteraAltera自行开发完成的

14、，包括数字信号处理、自行开发完成的，包括数字信号处理、图像处理、通信、接口、处理器等种类的图像处理、通信、接口、处理器等种类的IPIP核，核， Quartus IIQuartus II、MAX+plus IIMAX+plus II软件提供对宏功能模块进行编译和仿真，测试其软件提供对宏功能模块进行编译和仿真，测试其性能。性能。 16Logic Array BlockLogic Array Block可编程连线阵列可编程连线阵列每个每个LABLAB由由1616个宏单元（个宏单元（MCMC）组成）组成I/OI/O控制块控制块3.2 Altera公司公司 MAX7000S器件的结构特点器件的结构特点

15、171. 1. 逻辑阵列块逻辑阵列块LAB （ Logic Array Block ） 18MAX7000S 系列的宏单元系列的宏单元MC(MicroCell)结构结构PRNCLRNENA逻辑阵列逻辑阵列全局全局清零清零共享共享扩 展 项扩 展 项清零清零时钟时钟清零清零选择选择寄存器寄存器旁路旁路并联并联扩 展 项扩 展 项通往通往 I/O模块模块通往通往 PIA乘乘积积项项选选择择矩矩阵阵来自来自 I/O引脚引脚全局全局时钟时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择219 大部分的逻辑函数能够大部分的逻辑函数能够用每个宏单元的用每个宏单元的5个乘积项个乘积项

16、实现，但更复杂的逻辑函实现，但更复杂的逻辑函数需要附加乘积项。可以数需要附加乘积项。可以利用其他宏单元所提供的利用其他宏单元所提供的所需的逻辑资源。分为共所需的逻辑资源。分为共享扩展乘积项结构和并联享扩展乘积项结构和并联扩展乘积项结构。扩展乘积项结构。扩展乘积项：扩展乘积项：Expander Product Terms共享扩展乘积项结构共享扩展乘积项结构Shareable Expanders20并联扩展项结构并联扩展项结构 Parallel Expanders212. 2. 可编程连线阵列可编程连线阵列PIA(Programmable Interconnet Array)PIA(Program

17、mable Interconnet Array) 223. I/O3. I/O控制块控制块 （I/O Control Blocks） I/O控制模块允许每个控制模块允许每个I/O引脚单独配置为输入、输出和双向工作方式。引脚单独配置为输入、输出和双向工作方式。233.3 Altera3.3 Altera公司公司ACEX 1KACEX 1K器件的结构特点器件的结构特点 3.3.1 ACEX 1K3.3.1 ACEX 1K器件的基本结构器件的基本结构 . . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIO

18、E. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOE. . . .IOEIOEIOEIOEEABEABEABEAB嵌入式嵌入式阵列块阵列块逻辑单元逻辑单元逻辑阵列块逻辑阵列块 (LAB(LAB) )快速通道互连快速通道互连输入输出单元输入输出单元 243.3.2 ACEX 1K3.3.2 ACEX 1K器件的主要资源介绍器件的主要资源介绍 1. 嵌入式阵列块（嵌入式阵列块（EAB）

19、 每个每个EABEAB容量为容量为4096 bit4096 bit的的RAMRAM 可以配置为存储器或者逻辑函数可以配置为存储器或者逻辑函数 实现存储器或者特殊的逻辑函数比单个的逻辑单元实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)(LE)更有效更有效2526EABEAB的大小灵活可变的大小灵活可变通过组合通过组合EAB EAB 可以构成更大的模块可以构成更大的模块EAB 的字长是可配置的的字长是可配置的256x16512x81024x42048x2256x16256x16512x8512x8256x32512x16272. 2. 逻辑阵列块（逻辑阵列块（LABLAB）列到行列到行连线连

20、线列互连列互连283. 3. 逻辑单元逻辑单元LE LE （Logic ElementLogic Element） 29进位链进位链(carry chain)构成快速加法器构成快速加法器, , 比较器和计数器等比较器和计数器等DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT 进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元) 进位链进位链查找表查找表LUT30性能优越性能优越, , 适合扇入大的逻辑功能适合扇入大的逻辑功能“与与”级联链级联链“或或”级联链级联链LUTLUTd3.0d7.4LUT d(4n-1).4(n-1)LUTLUTd3.0d7.4LUT d(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns 例：例：16位地址译码速度可达位地址译码速度可